Chipmaking Herausforderungen stehen vor Moores Gesetz

Alle paar Jahre gibt es Geschichten darüber, wie das Mooresche Gesetz - das Konzept, dass sich die Anzahl der Transistoren in einem bestimmten Gebiet etwa alle zwei Jahre verdoppelt - stirbt. Solche Geschichten gibt es schon seit Jahrzehnten, aber wir sehen immer noch alle paar Jahre neue Chips mit mehr Transistoren, ziemlich genau im Zeitplan.

Zum Beispiel führte Intel im Februar einen 4, 3-Milliarden-Transistorchip namens Xeon E7v2 oder Ivytown auf einem 541-Quadratmillimeter-Chip mit seinem 22-nm-Prozess ein. Vor einem Jahrzehnt war Intels High-End-Xeon, bekannt als Gallatin, ein 130-nm-Chip mit 82 Millionen Transistoren auf einem 555-Quadratmillimeter-Chip. Das ist zwar nicht ganz mit einer Verdoppelung alle zwei Jahre Schritt zu halten, aber es ist knapp.

Das bedeutet natürlich nicht, dass es für immer weiter funktionieren wird, und in der Tat werden beim Chipbau einige große Änderungen vorgenommen, die sich sowohl auf die Herstellung als auch auf das Design von Chips auswirken. All dies wird sich nachhaltig auf die Benutzer auswirken.

Offensichtlich war lange Zeit klar, dass die Taktraten nicht schneller werden. Immerhin führte Intel im Jahr 2004 Pentium-Chips mit 3, 6 GHz ein. Heute läuft der Spitzen-Core i7 des Unternehmens mit 3, 5 GHz und einer maximalen Turbogeschwindigkeit von 3, 9 GHz. (Natürlich gibt es einige Leute, die übertakten, aber das war schon immer so.)

Stattdessen reagierten die Designer, indem sie den Chips mehr Kerne hinzufügten und die Effizienz jedes einzelnen Kerns erhöhten. Heutzutage ist sogar der niedrigste Chip, den Sie für einen Desktop oder Laptop erhalten können, ein Dual-Core-Chip, und Quad-Core-Versionen sind an der Tagesordnung. Selbst in Telefonen sehen wir jetzt viele Quad-Core- und sogar Octa-Core-Teile.

Dies ist ideal, um mehrere Anwendungen gleichzeitig auszuführen (Multitasking) oder um Anwendungen zu verwenden, die mehrere Kerne und Threads wirklich nutzen können, aber die meisten Anwendungen tun dies immer noch nicht. Entwickler - insbesondere diejenigen, die Entwicklertools erstellen - haben viel Zeit darauf verwendet, dass ihre Anwendungen mit mehreren Kernen besser funktionieren, aber es gibt immer noch viele Anwendungen, die hauptsächlich von der Single-Thread-Leistung abhängen.

Darüber hinaus setzen Prozessorentwickler viel mehr Grafikkerne und andere spezialisierte Kerne (z. B. solche, die Videos codieren oder decodieren oder Daten verschlüsseln oder entschlüsseln) in einen Anwendungsprozessor ein, was in der Branche als heterogene Verarbeitung bezeichnet wird. AMD, Qualcomm und MediaTek haben alle dieses Konzept vorangetrieben, was für manche Dinge sehr sinnvoll ist. Es hilft auf jeden Fall bei der Integration - es macht die Chips kleiner und macht weniger Strom; und scheint bei mobilen Prozessoren durchaus sinnvoll zu sein - wie zum Beispiel beim big.LITTLE-Ansatz von ARM, bei dem leistungsstärkere, aber leistungshungrigere Kerne mit solchen kombiniert werden, die nur wenig Strom verbrauchen. Für viele von uns ist es eine große Sache, Chips zu bekommen, die bei gleicher Leistung weniger Strom verbrauchen - und daher für mobile Geräte, die mit Akkuladung länger halten.

Die Verwendung einer enormen Anzahl von Kernen - ob Grafikkerne oder spezielle x86-Kerne - hat zweifellos enorme Auswirkungen auf das Hochleistungs-Computing, wo Dinge wie Nvidias Tesla-Boards oder Intels Xeon Phi (Knight's Corner) enorme Auswirkungen haben. In der Tat verwenden die meisten der heutigen Top-Supercomputer einen dieser Ansätze. Es funktioniert jedoch nur für bestimmte Verwendungszwecke, hauptsächlich für Anwendungen, die SIMD-Befehle (Single Instruction, Multiple Data) verwenden. Für andere Dinge funktioniert dieser Ansatz nicht.

Und nicht nur die Chips können nicht schneller laufen. Auf der Herstellungsseite gibt es andere Hindernisse, mehr Transistoren auf einen Chip zu setzen. Während des letzten Jahrzehnts haben wir alle möglichen neuen Techniken für die Chipherstellung gesehen, die von der traditionellen Mischung aus Silizium, Sauerstoff und Aluminium zu neuen Techniken übergingen, wie zum Beispiel "verspanntes Silizium" (wo Ingenieure die Siliziumatome ausdehnen), um die zu ersetzen Gates mit Hoch-K / Metall-Gate-Materialien und in jüngster Zeit Übergang von traditionellen planaren Gates zu 3-D-Gates, die im Intel-Sprachgebrauch als FinFETs oder "TriGate" bezeichnet werden. Die ersten beiden Techniken werden nun von allen fortgeschrittenen Chipherstellern verwendet. Die Gießereien planen, nach der Einführung von Intel 2012 im nächsten Jahr FinFETs einzuführen.

Eine Alternative heißt FD-SOI (Fully Depleted Silicon-On-Insulator), eine von ST Microelectronics entwickelte Technik, bei der eine dünne Isolierschicht zwischen dem Siliziumsubstrat und dem Kanal verwendet wird, um winzige Transistoren besser elektrisch steuern zu können Theorie liefert bessere Leistung und geringere Leistung. Bisher scheint es jedoch nicht annähernd die Dynamik der großen Hersteller von FinFETs zu haben.

In letzter Zeit hat Intel einen großen Beitrag dazu geleistet, wie weit es bei der Chipherstellung fortgeschritten ist. Tatsächlich hat Intel vor etwa zwei Jahren mit der Serienfertigung seiner Core-Mikroprozessoren für den 22-nm-Prozess mit TriGate-Technologie begonnen und plant, im zweiten Halbjahr 14-nm-Produkte auszuliefern dieses Jahres. In der Zwischenzeit planen die großen Chipgießereien im Laufe dieses Jahres eine 20-nm-Produktion mit herkömmlichen Planartransistoren, wobei für das nächste Jahr 14- oder 16-nm-Produkte mit FinFETs geplant sind.

Intel hat auf Folien gezeigt, wie weit es mit der Chip-Dichte voraus ist, wie zum Beispiel diese vom Analystentag an:

Aber die Gießereien sind anderer Meinung. Hier ist eine Folie von TSMCs jüngstem Aufruf an Investoren, wonach die Lücke im nächsten Jahr geschlossen werden kann.

Nur die Zeit wird es zeigen.

In der Zwischenzeit ist es mit den herkömmlichen Lithografiewerkzeugen, die zum Ätzen der Linien in den Siliziumchip verwendet werden, schwieriger, kleinere Chipgrößen zu erhalten. Die seit Jahren in der Industrie eingesetzte Immersionslithografie stößt an ihre Grenzen. Daher wenden sich die Hersteller jetzt der "doppelten Strukturierung" oder noch mehr Durchgängen zu, um feinere Dimensionen zu erzielen. Obwohl wir in letzter Zeit einige Fortschritte gesehen haben, bleibt der lang erwartete Schritt zur extremen Ultraviolettlithographie (EUV), die eine genauere Kontrolle bieten sollte, noch Jahre entfernt.

Dinge wie FinFETs und Mehrfachstrukturierung tragen dazu bei, die nächste Generation von Chips zu entwickeln, sind jedoch mit steigenden Kosten verbunden. In der Tat sagen eine Reihe von Analysten, dass die Kosten pro Transistor bei 20 nm möglicherweise keine Verbesserung gegenüber den Kosten bei 28 nm darstellen, da eine doppelte Strukturierung erforderlich ist. Und neue Strukturen wie FinFETs dürften zumindest zu Beginn auch teurer werden.

Infolgedessen suchen viele Chiphersteller nach noch exotischeren Methoden zur Verbesserung der Dichte, auch wenn die traditionellen Mooreschen Gesetzestechniken nicht funktionieren.

NAND-Flash-Speicher verwenden die fortschrittlichste Prozesstechnologie, sodass bei der herkömmlichen horizontalen Skalierung bereits gravierende Probleme auftreten. Die Lösung besteht darin, vertikale NAND-Zeichenfolgen zu erstellen. Die einzelnen Speicherzellen werden nicht kleiner, aber da Sie so viele aufeinander stapeln können - alle auf demselben Substrat -, erhalten Sie eine viel größere Dichte auf derselben Grundfläche. Ein 16-Lagen-3D-NAND-Chip, der in einem 40-nm-Prozess hergestellt wurde, würde beispielsweise in etwa einem herkömmlichen 2D-NAND-Chip entsprechen, der in einem 10-nm-Prozess hergestellt wurde (der derzeit am weitesten fortgeschrittene Prozess ist der 16-nm-Prozess). Samsung sagt, dass es bereits sein V-NAND (Vertical-NAND) herstellt, und Toshiba und SanDisk werden mit dem, was es p-BiCS nennt, folgen. Micron und SK Hynix entwickeln ebenfalls 3D-NAND, scheinen sich aber in den nächsten Jahren auf Standard-2D-NAND zu konzentrieren.

Beachten Sie, dass dies nicht mit dem Stapeln von 3D-Chips identisch ist. Der DRAM-Speicher trifft ebenfalls auf eine Skalierungswand, weist jedoch eine andere Architektur auf, die einen Transistor und einen Kondensator in jeder Zelle erfordert. Die Lösung besteht darin, mehrere hergestellte DRAM-Speicherchips übereinander zu stapeln, Löcher durch die Substrate zu bohren und diese dann mit einer Technologie zu verbinden, die als Through-Silicon-Vias (TSVs) bezeichnet wird. Das Endergebnis ist dasselbe - höhere Dichte bei geringerem Platzbedarf -, aber es handelt sich eher um einen fortschrittlichen Verpackungsprozess als um einen neuen Herstellungsprozess. Die Industrie plant, mit dieser Technik Speicher auf Logik zu stapeln, um nicht nur den Platzbedarf zu verringern, sondern auch die Leistung zu verbessern und den Stromverbrauch zu senken. Eine viel beachtete Lösung ist der Hybrid Memory Cube von Micron. Eventuell könnte 3D-Chipstapelung verwendet werden, um leistungsstarke mobile Chips zu erstellen, die CPUs, Speicher, Sensoren und andere Komponenten in einem einzigen Paket kombinieren. Bei der Herstellung, dem Testen und dem Betrieb dieser sogenannten heterogenen Chips sind jedoch noch viele Probleme zu lösen 3D-Stapel.

Aber es ist die nächste Generation von Techniken, über die die Chiphersteller gesprochen haben, die viel exotischer wirken. Auf Chip-Konferenzen hört man viel über Directed Self Assembly (DSA), bei dem sich neue Materialien - zumindest für eine Schicht eines Chips - zum Transistor-Grundmuster zusammenfügen. Es klingt ein bisschen wie Science-Fiction, aber ich kenne eine Reihe von Forschern, die glauben, dass dies wirklich nicht weit entfernt ist.

In der Zwischenzeit beschäftigen sich andere Forscher mit einer Klasse neuer Materialien - den so genannten III-V-Halbleitern in traditionelleren Herstellungsweisen. Andere untersuchen unterschiedliche Halbleiterstrukturen, um FinFETs wie Nanodrähte zu ergänzen oder zu ersetzen.

Ein weiteres Verfahren zur Kostensenkung besteht darin, Transistoren auf einem größeren Wafer herzustellen. Die Industrie hat solche Übergänge durchlaufen, bevor sie vor etwa einem Jahrzehnt von 200-mm-Wafern auf 300-mm-Wafer (etwa 12 Zoll Durchmesser) umgestiegen ist. Inzwischen wird viel über den Umstieg auf 450-mm-Wafer gesprochen, und die meisten großen Waferhersteller und Werkzeuglieferanten bilden ein Konsortium, um die erforderlichen Technologien zu untersuchen. Ein solcher Übergang sollte die Herstellungskosten senken, ist jedoch mit hohen Kapitalkosten verbunden, da neue Fabriken und eine neue Generation von Werkzeugen für die Chipherstellung erforderlich sind. Intel verfügt über ein Werk in Arizona, in dem 450-mm-Wafer hergestellt werden könnten, hat jedoch die Bestellung der Werkzeuge verzögert, und viele Anbieter von Werkzeugen verzögern ihre Angebote ebenfalls, so dass es wahrscheinlich ist, dass die erste echte Produktion von 450-mm-Wafern erst möglich ist Frühestens 2019 oder 2020.

Es scheint alles schwieriger und teurer zu werden. Dies war jedoch von Anfang an bei der Halbleiterfertigung der Fall. Die große Frage ist immer, ob die Leistungsverbesserungen und die zusätzliche Dichte die zusätzlichen Herstellungskosten wert sind.

ISSCC: Erweiterung des Mooreschen Gesetzes

Wie das Mooresche Gesetz erweitert werden kann, war ein wichtiges Thema auf der International Solid State Circuits Conference (ISSCC) im vergangenen Monat. Mark Horowitz, Professor an der Stanford University und Gründer von Rambus, bemerkte, dass der Grund, warum wir heute in allen Bereichen Computer einsetzen, darin besteht, dass Computer aufgrund von Moores Gesetz und Dennards Skalierungsregeln billig geworden sind. Dies hat zu der Erwartung geführt, dass Computergeräte immer billiger, kleiner und leistungsfähiger werden. (Stanford hat die Leistung von Prozessoren über die Zeit unter cpudb.stanford.edu aufgezeichnet.)

Er stellte jedoch fest, dass die Taktfrequenz von Mikroprozessoren um 2005 herum nicht mehr anstieg, da die Leistungsdichte zu einem Problem wurde. Ingenieure haben ein echtes Leistungslimit erreicht - weil sie die Chips nicht heißer machen konnten, sind jetzt alle Computersysteme leistungsbegrenzt. Wie er bemerkte, ändert sich die Leistungsskalierung - die Versorgungsspannung - sehr langsam.

Die erste Neigung der Branche, dieses Problem zu lösen, besteht darin, die Technologie zu ändern. "Leider bin ich nicht optimistisch, dass wir eine Technologie finden werden, die CMOS für das Rechnen ersetzt", sagte er für technische und wirtschaftliche Probleme. Der einzige Weg, um die Leistung pro Sekunde zu steigern, sei es, die Leistung pro Operation zu senken, sagte er und schlug vor, dass heute jeder Multi-Core-Prozessoren hat, sogar in seinen Handys. Das Problem ist jedoch, dass Sie keine Kerne mehr hinzufügen können, da Sie schnell einen Punkt erreichen, an dem die Renditen in Bezug auf die Leistungsenergie und die Chipfläche sinken. Das wissen die CPU-Entwickler seit einiger Zeit und optimieren die CPUs schon lange.

Horowitz sagte, wir sollten die Energie, die die Erinnerung verbraucht, nicht vergessen. In seinem Vortrag zeigte er die Energieverteilung für einen aktuellen, nicht identifizierten 8-Kern-Prozessor auf, bei dem die CPU-Kerne etwa 50 Prozent der Energie verbrauchten und der On-Die-Speicher (L1-, L2- und L3-Caches) die anderen 50 Prozent. Dies schließt nicht einmal den externen DRAM-Systemspeicher ein, der 25 Prozent des gesamten Energieverbrauchs des Systems ausmachen könnte.

Viele sprechen von der Verwendung spezieller Hardware (z. B. ASICs), die im Vergleich zu einer Allzweck-CPU tausendmal energieeffizienter sein kann. Wie Horowitz jedoch bemerkte, ist die Effizienz hier teilweise darauf zurückzuführen, dass sie für bestimmte Anwendungen (z. B. Modemverarbeitung, Bildverarbeitung, Videokomprimierung und -dekomprimierung) verwendet wird, die im Grunde nicht sehr stark auf den Speicher zugreifen. Das ist der Grund, warum es so viel Energie spart - es geht nicht so sehr um die Hardware, sondern darum, den Algorithmus auf einen viel engeren Raum zu verlagern.

Die schlechte Nachricht ist, dass dies bedeutet, dass die Anwendungen, die Sie erstellen können, eingeschränkt sind. Die gute Nachricht ist, dass Sie möglicherweise eine allgemeinere Engine erstellen können, die diese Art von Anwendungen mit "hoher Lokalität" verarbeiten kann, dh, sie müssen nicht auf den Arbeitsspeicher zugreifen. Er bezeichnet dies als das Highly Local Computation Model und die "Schablonenanwendungen", die darauf ausgeführt werden können. Dies erfordert natürlich ein neues Programmiermodell. Stanford hat eine domänenspezifische Sprache entwickelt, einen Compiler, der diese Schablonenanwendungen erstellen und auf FPGAs und ASICs ausführen kann.

Auch auf der ISSCC-Konferenz sagte Ming-Kai Tsai, Vorsitzender und CEO von MediaTek, dass die Menschen seit Anfang der 1990er Jahre gefragt haben, wie lange Moores Gesetz tatsächlich dauern wird. Wie Gordon Moore 2003 auf der ISSCC sagte: "Kein Exponentielles ist für immer. Aber wir können es für immer aufschieben." Die Industrie habe großartige Arbeit geleistet, um Moores Gesetz mehr oder weniger aufrechtzuerhalten, sagte er. Die Transistorkosten haben ihren historischen Rückgang fortgesetzt. Für die Kosten von 100 Gramm Reis (etwa 10 Cent) konnte man 1980 nur 100 Transistoren kaufen, aber bis 2013 konnten 5 Millionen Transistoren gekauft werden.

Laut Tsai haben mobile Geräte die Obergrenze erreicht, weil Prozessoren bei Geschwindigkeiten über 3 GHz nicht effizient arbeiten können und weil sich die Akkutechnologie nicht wesentlich verbessert hat. MediaTek hat dieses Problem mithilfe von Multicore-CPUs und heterogenem Multiprocessing (HMP) behoben. Er sagte, das Unternehmen habe 2013 den ersten echten 8-Core-HMP-Prozessor vorgestellt und Anfang dieser Woche einen 4-Core-Prozessor angekündigt, der seine PTP-Technologie (Performance, Thermal and Power) einsetzt, um die Leistung weiter zu steigern und den Stromverbrauch zu senken. Er sprach auch über die raschen Fortschritte bei der Konnektivität. Aufgrund dieser Verbesserungen in WLAN- und WWAN-Netzwerken seien viele mobile Anwendungen, die früher nicht möglich waren, jetzt realisierbar.

MediaTek arbeitet an verschiedenen Technologien für "Cloud 2.0", darunter drahtlose Ladelösungen, der "Aster" SoC für Wearables (nur 5, 4 x 6, 6 Millimeter) und heterogene Systeme im Rahmen der HSA Foundation. Laut Tsai wird Cloud 2.0 durch viel mehr Geräte - insbesondere Wearables - mit viel mehr Funkgeräten gekennzeichnet sein. mehr als 100 Radios pro Person bis 2030.

Die großen Herausforderungen für Cloud 2.0 werden Energie und Bandbreite sein, sagte Tsai. Das erste erfordert innovative integrierte Systeme sowie Hardware- und Softwarelösungen. bessere Batterietechnologie; und irgendeine Form von Energiegewinnung. Die zweite erfordert eine effizientere Nutzung des verfügbaren Spektrums, adaptive Netzwerke und eine zuverlässigere Konnektivität.

Was auch immer beim Chipherstellen passiert, es wird mit Sicherheit zu neuen Anwendungen und neuen Entscheidungen führen, denen sich Chiphersteller, Produktdesigner und letztendlich Endanwender gegenübersehen werden.