Gemeinsames Forum für Plattformtechnologie: Spanherstellung bei 14 nm und darunter

Gestern habe ich das Common Platform Technology Forum besucht, auf dem IBM, Globalfoundries und Samsung die Technologie vorgestellt haben, mit der sie in Zukunft Chips herstellen werden. Diese Gruppe, die ursprünglich von IBM gegründet wurde, um ihre Chipherstellungstechnologien zu vertreiben, verwendet im Wesentlichen einen grundlegenden Prozess, der von IBM und seinen Partnern entwickelt wurde, und überträgt ihn dann zur Herstellung großer Stückzahlen an Globalfoundries und Samsung.

Hier sind die Highlights:

Die Entwicklung der 14-nm-FinFET-Prozesstechnologie (Erzeugung von 3D-ähnlichen Transistoren) scheint auf dem richtigen Weg zu sein, wobei die Produktion der Gießereien voraussichtlich 2014 beginnen wird und die darauf basierenden Produkte voraussichtlich bis 2015. (Intel liefert bereits FinFETs aus, die es nennt.) "Tri-Gate" -Transistoren mit 22 nm, aber Intel unterscheidet sich darin, dass es sich in erster Linie um seinen eigenen Kunden mit einem einzigen Grunddesign handelt und die Gießereien eine viel größere Bandbreite von Kunden unterstützen müssen.) Beachten Sie, dass die Common Platform-Version dieses Prozesses Wie bereits von Globalfoundries erörtert, kombiniert die FinFET-Technologie im "Front-End" mit dem gleichen "Back-End" wie im 20-nm-Prozess.

Zwar sind sich alle einig, dass irgendwann in Zukunft eine EUV-Lithografie (Extreme Ultraviolet) erforderlich sein wird, doch dauert die Entwicklung länger und es treten mehr Probleme auf als erwartet. Jetzt wird es wahrscheinlich erst in der 7-nm-Produktion oder später eingesetzt.

Während die Common Platform-Gruppe einmal davon sprach, die Prozesse der einzelnen Hersteller identisch zu gestalten, damit die Kunden problemlos von einem zum anderen migrieren können, scheint der Fokus nun darauf zu liegen, eine Kernprozesstechnologie zu erstellen und dann die einzelnen Gießereien (Globalfoundries und Samsung) zuzulassen. passen Sie sie für ihre spezifischen Kunden an.

Die Umstellung auf 20-nm- und 14-nm-Produktion wird nicht so viel Kostensenkung pro Transistor bewirken, wie es die Hersteller von neuen Prozessknoten erwartet haben. (Typischerweise erhalten Sie doppelt so viele Transistoren pro Knoten - Moore's Law -, jedoch zu etwas höheren Kosten.) 20 nm erhöhen jedoch die Kosten, da zum ersten Mal eine "Doppelstrukturierung" der Lithographie erforderlich ist, und der 14-nm-Knoten die gemeinsame Plattform-Partner sprechen nicht wirklich von einer vollständigen Verkleinerung, da das 20-nm-Back-End verwendet wird. Führungskräfte sagten jedoch, dass sie damit rechnen, wieder die normale Wirtschaftlichkeit zu erreichen und auf 10 nm umzusteigen.

Hier sind einige Details:

Mike Cadigan, VP von IBM Microelectronics, sprach darüber, wie sich die Common Platform in den letzten 10 Jahren entwickelt hat. Es ging von einer Gruppe, die eine Alternative zum Gießereiführer TSMC schaffen soll, zu einer, die jetzt die Gießereien Nummer zwei und drei (Globalfoundries und Samsung Semiconductor) umfasst, die auf Technologien von IBM Research und anderen Unternehmen basieren. Insbesondere wies er auf eine neue Halbleiterforschungs- und -entwicklungsanlage in Albany, NY, hin, die in Zusammenarbeit mit dem Staat und Partnern errichtet wurde. Dort arbeitet IBM derzeit mit den fünf größten Ausrüstungslieferanten an Projekten wie der Entwicklung von EUV.

Cadigan (oben) wies auf die Schwierigkeit hin, auf die nächste Generation von Technologie umzusteigen. "Wir sind alle auf einem Laufband", sagte er, schlug aber vor, dass das Common Platform-Modell seinen Mitgliedern die Möglichkeit gibt, die von den Mitgliedern und ihren Partnern geleistete Arbeit zu nutzen.

"Unsere Branche ist von entscheidender Bedeutung für die Gesellschaft", sagte er und merkte an, dass Silizium alles von Smartphones über selbstfahrende Autos bis hin zu neuen Geräten im Gesundheitswesen antreibt.

Später sagte er in einer Frage-und-Antwort-Sitzung, dass es im Laufe der Jahre signifikante Änderungen in der Arbeitsweise der Common Platform Group gegeben habe. Der vorherige Prozess beinhaltete, dass IBM die Basistechnologie erstellte und in der Produktionsstätte von East Fishkill zum Einsatz brachte und den gesamten Prozess dann an seine Partner weitergab. Sobald die grundlegende Technologie von IBM funktioniert, werde sie direkt an Globalfoundries und Samsung weitergeleitet, um die Markteinführung zu beschleunigen.

IBM sieht sich mit großen Diskontinuitäten konfrontiert

Gary Patton, Vizepräsident des Forschungs- und Entwicklungszentrums von IBM Semiconductor, gab einen tiefen Einblick in die Technologie und erörterte die Herausforderungen, denen sich die Chiphersteller in den kommenden Jahren gegenübersehen.

"Wir befinden uns in einer Diskontinuität", sagte Patton (oben). Er sagte, dies sei nicht das erste Mal, dass die Branche solche Probleme sehe, und es werde auch nicht das letzte Mal sein. Die Industrie stieß an die physikalischen Grenzen von planarem CMOS und Gateoxid und musste sich auf verspanntes Silizium und High-k / Metall-Gate-Materialien verlagern. Jetzt, sagte er, sind wir an der Grenze planarer Bauelemente, und wir müssen in die "3D-Ära" übergehen, sowohl in Bezug auf die Transistoren selbst (dh FinFETs) als auch in Bezug auf das Packen unter Verwendung von Konzepten wie dem Stapeln von Chips. In den nächsten zehn Jahren werden wir die Grenze der atomaren Dimensionen erreichen und müssen auf Technologien wie Silizium-Nanodrähte, Kohlenstoff-Nanoröhren und Photonik umsteigen.

Damit all dies funktioniert, ist es wichtig, dass Gießereien nicht mehr nur als Fertigungsunternehmen agieren, sondern mit ihren Kunden und den Werkzeuglieferanten in einer Design / Technologie- "Co-Optimierung" zusammenarbeiten, bei der der Prozess eher wie ein "virtuelles IDM" agiert "(Hersteller integrierter Geräte).

Patton ging auf die Notwendigkeit weiterer Forschungen ein und sprach über die IBM-Forschungseinrichtungen in Yorktown, Almaden und Zürich und darüber, dass IBM zum zwanzigsten Mal in Folge die meisten Patente erteilt wurden. Er sprach auch über die Bedeutung von Partnern und wies insbesondere auf die Albany Nanotech Research Facility hin, die in Partnerschaft mit dem Staat New York und Suny / Albany CNSE zusammen mit Sematech und einer Vielzahl von Material- und Ausrüstungslieferanten errichtet wurde.

Ein Großteil seines Vortrags drehte sich um die Herausforderungen, denen sich EUV gegenübersah. Er bezeichnete dies als "die größte Veränderung in der Geschichte der Lithografieindustrie". Er merkte an, dass EUV, wenn es bereit ist, bei 7 nm zu arbeiten, schärfere Bilder erzeugt und somit Chips mit einer besseren Leistung liefert als andere Technologien. Aber es gibt große Herausforderungen. Zu Beginn haben EUV-Geräte nur noch eine 30-Watt-Stromquelle und müssen für eine kostengünstige Produktion auf 250 Watt gebracht werden. Das würde eine fast zehnfache Verbesserung erfordern. Ein weiteres Thema ist die Fehlerkontrolle auf der EUV-Maske.

Wie er den Prozess beschrieb, scheint es fast wie Science-Fiction: Sie sprühen geschmolzenes Zinn mit einer Geschwindigkeit von 250 Kilometern pro Stunde auf, treffen es mit einem Laser in einem Vorimpuls, um es zu verteilen, sprengen es mit einem anderen Laser, um ein Plasma zu erzeugen, und dann Bouncen Sie das Licht von den Spiegeln, um den tatsächlichen Lichtstrahl zu erzeugen, und stellen Sie sicher, dass er am richtigen Punkt auf den Wafer trifft. Er verglich dies mit dem Versuch, einen Baseball in einer 1-Zoll-Zone genau an der gleichen Stelle auf der Tribüne 10 Milliarden Mal am Tag zu treffen.

IBM arbeitet mit dem Lithografiemacher ASML und dem Lichtquellenhersteller Cymer (den ASML derzeit akquiriert) zusammen, um die Markteinführung von EUV zu beschleunigen. Die Forschungseinrichtung in Albany soll ein "Kompetenzzentrum" sein, und IBM hofft nun, bis April dort Werkzeuge zu installieren. Patton sagte, dass dies nicht für die Produktion von 14nm oder 10nm bereit sein wird, sondern für 7nm oder später.

In der Zwischenzeit arbeitet IBM intensiv an der Verbesserung der Ausbeuten mithilfe von Mehrfachmustern, bei denen mehrere Masken verwendet werden. Bei 20 nm handelt es sich um eine Doppelmusterung, bei der mehrere Masken zum Erstellen der Muster verwendet werden. Um dies effizient zu gestalten, ist jedoch viel Arbeit erforderlich. Daher hat IBM mit den Anbietern von Werkzeugdesigns (EDA) zusammengearbeitet, damit Chip-Designer einen Standard-Zellendesign-Ablauf verwenden oder einen benutzerdefinierten Ablauf erstellen können, aber dennoch effizienter sind.

Bei 10nm sprach er über die Verwendung anderer Techniken, wie Seitenwand-Bildtransfer (SIT) und gerichtete Selbstorganisation, bei denen die Chemie das Layout des Transistors unterstützt. Die Idee dabei ist, dass Sie anstelle der vierfachen Strukturierung immer noch eine doppelte Strukturierung durchführen können, was wesentlich kostengünstiger sein sollte.

Patton verbrachte auch viel Zeit damit, darüber zu sprechen, wie neue Gerätestrukturen benötigt werden. Bestehende FinFETs haben mit Leistungs- und Variabilitätsproblemen zu kämpfen. IBM arbeitet jedoch daran, engere Bänder zu erstellen, um diese Probleme zu beheben.

Ab 7 nm seien neue Bauelementstrukturen wie Silizium-Nanodrähte und Kohlenstoff-Nanoröhren erforderlich. Kohlenstoffnanoröhren haben das Potenzial, entweder die Leistung oder die Leistung um das Zehnfache zu verbessern, sie haben jedoch ihre eigenen Herausforderungen, beispielsweise die Notwendigkeit, metallische von Halbleiter-Kohlenstoffnanoröhren abzutrennen und sie auf dem Chip an der richtigen Stelle zu platzieren. IBM gab kürzlich bekannt, dass es mittlerweile mehr als 10.000 funktionierende Kohlenstoffnanoröhren auf einem Chip gibt.

Ein weiterer interessanter Bereich ist die Verbesserung der Verbindungen. Patton sagte, dass die Branche zwischen 4 und 8 nm auf Nanophotonik umsteigen wird. Er diskutierte IBMs jüngste Demonstration eines Chips, der Photonik mit Silizium kombiniert.

Letztendlich besteht das Ziel darin, 3D und Photonik auf einem einzigen Chip zusammenzuführen. Patton sprach abschließend über einen Chip, den er gerne mit drei Ebenen sehen würde: eine mit Logik mit etwa 300 Kernen; ein anderer mit Speicher (mit 30 GB eingebettetem DRAM); und eine andere photonische Ebene, die ein optisches Netzwerk auf dem Chip bereitstellt.

Globalfoundries und Samsung versprechen die vollständige Produktion von 14-nm-Wafern im Jahr 2014

Vertreter von Globalfoundries und Samsung sprachen darüber, wie sie sich den Herausforderungen des Übergangs zu 14-nm- und FinFETs stellen.

Mike Noonen, Executive Vice President für Marketing, Vertrieb, Qualität und Design bei Globalfoundries, sprach darüber, wie das Unternehmen in diesem Jahr einen stromsparenden 20-nm-Prozess einführt. Es hat bereits seinen 14XM-Prozess angekündigt, der 14-nm-FinFETs mit einem kostengünstigeren Back-End verwendet. Er sagte, Globalfoundries rechne mit einer frühen 14-nm-Produktion in diesem Jahr, wobei die vollständige Produktion des 14XM-Prozesses im ersten Halbjahr 2014 erfolgen soll.

Noonen (oben) sprach unter anderem über Partnerschaften bei 14XM, einschließlich der Zusammenarbeit mit Synopsys an Design-Tools, Rambus für Interconnects und ARM mit seinem Artisan-IP. Er sagte, dass ein Dual-Core-Cortex-A9 eine Leistungsreduzierung von 62 Prozent oder eine Leistungsverbesserung von 61 Prozent bei 14XM im Vergleich zum 28SLP-Prozess der Gießerei aufweist.

Mit Blick auf die weitere Zukunft erweitert Globalfoundries seine Fab 8 in Malta, New York, und hofft, im zweiten Halbjahr 2015 eine volle Produktion von 10 nm (10XM) zu haben.

KH Kim, geschäftsführender Vizepräsident von Samsung Electronics, der die Gießerei von Samsung leitet, sagte, dass viele Branchenvertreter dem "Gate-First" -Ansatz der Common Platform Alliance zur Herstellung von High-k / Metal-Gates skeptisch gegenüberstanden, dies jedoch zutraf "Wirklich erfolgreich" bei der Steigerung der Akkulaufzeit und Leistung für mobile Prozessoren.

Das Unternehmen ist bereit, die 14-nm-FinFET-Technologie anzubieten, da planare Sub-20-nm-Technologien keine akzeptable Leistung liefern können. Kim (oben) sagte, es gibt drei Hauptherausforderungen bei FinFET-Technologien: Umgang mit Prozessvariationen, Kanalbreitenproblemen sowie 3D-Modellierung und -Extraktion. Samsung verfügt jedoch über die führende Anzahl von Patenten und Veröffentlichungen in der 3D-Technologie, und die Common Platform-Gruppe hat sich diesen Herausforderungen gestellt.

Insbesondere sprach Kim über eine "ISDA-Prozessentwicklung", um Variationen und parasitäre Resistenzen anzugehen. Erstellen eines Entwicklungskits in Zusammenarbeit mit den Anbietern von UC Berkeley, CMG und Tools Synopsys, Cadence und Mentor Graphics; und Lizenzierung von IP von ARM, Synopsys und Analog Bits, um Chip-Designs die Erstellung von 14-nm-System-on-Chip-Designs zu erleichtern.

Samsung habe in Zusammenarbeit mit ARM und Cadence die ersten Cortex-A7-Designs mit FinFETs entwickelt und sei bereit, seinen Kunden FinFETs anzubieten. Dieses Jahr ist hauptsächlich ein Jahr für Validierung und Design, sagte Kim, mit der vollen Produktion im nächsten Jahr. Er bemerkte auch, dass Samsung derzeit zwei Gießereien hat, S1 in Korea und S2 in Austin, Texas. In Korea wird ein neues Werk für die Produktion von 20 und 14 Seemeilen gebaut, das Ende 2014 oder Anfang 2015 in Betrieb gehen soll.

In einer Frage-und-Antwort-Sitzung ging Cadigan auf das Problem der Umstellung auf 450-mm-Wafer zur Herstellung von Chips im Vergleich zu den heute üblichen 300-mm-Wafern ein. Er stellte fest, dass ein neues Konsortium in Albany, NY, 450-mm-Technologie entwickelt, und sagte, dass er, während die Zeit noch in der Luft ist, erwartet, dass die Akzeptanz von 450-mm-Technologie in der Industrie "gegen Ende dieses Jahrzehnts" sein wird. Er sagte, er würde erwarten, dass EUV zuerst in 350 mm und kurz danach in 450 mm auf den Markt kommt.

Noonen beendete diese Sitzung, indem er die Chipherstellung als "das komplexeste Geschäft in der Geschichte der Menschheit" bezeichnete, und es ist klar, dass es eine Reihe erstaunlicher technologischer Durchbrüche gibt.