Video: Explanation of Intel's 14nm Process (November 2024)
Auf dem Intel Developer Forum in der vergangenen Woche haben eine Reihe von Intel-Ingenieuren viele weitere technische Details zum Core M-Prozessor, der gesamten Broadwell-Mikroarchitektur und dem zugrunde liegenden 14-nm-Prozess bekannt gegeben.
Sr. Principal Engineer und CPU-Chefarchitekt Srinivas Chennupaty erklärte, dass die Broadwell-Mikroarchitektur gegenüber der Haswell-Architektur erweitert wurde, obwohl Broadwell das "Häkchen" in Intels "Tick / Tock" -Kadenz ist (was bedeutet, dass es sich in erster Linie um einen auf 14 nm verkleinerten Prozess handelt) verwendet in den gegenwärtigen 22nm Produkten. Obwohl sich der Großteil der Präsentation auf die stromsparende Core M-Version für Tablets, 2-in-1-Geräte und lüfterlose Ultrabooks bezog, stellte er fest, dass diese Architektur eine breite Palette von Produkten von Tablets bis hin zu Xeon-Servern unterstützen muss.
Im Allgemeinen sei die gesamte Architektur auf ein besseres dynamisches Energie- und Wärmemanagement ausgelegt, mit einer Verringerung der SoC-Leerlaufleistung (System-on-Chip) und einem erhöhten dynamischen Betriebsbereich, sodass sie in einem breiteren Leistungsbereich arbeiten könne. Aus diesem Grund funktioniert die Core M-Version, die auf eine Gesamtleistung von nur 4, 5 Watt reduziert wird, in lüfterlosen Systemen.
Ein Teil davon ist auf ein verbessertes Power-Management im Kern selbst zurückzuführen, beispielsweise auf die Art und Weise, wie er sich an verschiedene Power-Zustände anpassen kann, damit er bei Bedarf immer noch "Turbo-Boost" erhält, ohne den Prozessor zu überhitzen, und auf eine verbesserte, vollständig integrierte Spannung Regler (FIVR), der die Spannung so variiert, dass der Spitzenbedarf überwacht und die Leistung bei geringer Leistung verbessert wird. Es bietet auch eine bessere Überwachung der gesamten Lösung, einschließlich des separaten Platform Controller Hub (PCH) oder Chipsatzes, sodass der PCH wiederum die Leistung für verbundene Funktionen drosseln kann, sodass Verbindungen beispielsweise für SATA-Laufwerke in den Energiesparmodus wechseln können, PCI Express und USB. Und es verfügt über ein aktives Hauttemperaturmanagement, sodass der Chip selbst seine Temperatur überwachen und den Stromverbrauch entsprechend anpassen kann.
Die Mikroarchitektur selbst kann mit derselben Frequenz mehr Leistung als die vorherige Haswell-Generation erzielen, da Funktionen wie ein größerer Scheduler für nicht ordnungsgemäße Ausführung, eine verbesserte Adressvorhersage und eine verbesserte Vektor- und Gleitkommaberechnung zur Verfügung stehen.
Insgesamt, so sagte er, seien die Single-Thread-Befehle pro Zyklus in dieser Generation nur geringfügig gestiegen, aber dies alles führt zu einer Steigerung der Single-Thread-Leistung in den letzten sieben Jahren um 50% bei gleicher Geschwindigkeit.
Zu den weiteren Änderungen gehören neue Anweisungen für Kryptografie und Sicherheit, eine bessere Überwachung sowie einige Verbesserungen der Transaktionsspeichererweiterungen (TSX oder Transactional Synchronization Extensions) und Virtualisierungsbefehle (VT-x) der vorherigen Generation.
Der PCH-Chipsatz, der mit dem Core M geliefert wird, ist als PCH-LP bekannt und wird im 22-nm-Verfahren hergestellt. Diese wurde entwickelt, um im Leerlauf ca. 25% weniger Strom zu verbrauchen und die Wirkleistung um ca. 20% zu reduzieren. Es enthält auch Verbesserungen im Audio- und PCI Express-Speicher.
Insgesamt, sagte er, ermöglichen die Änderungen die doppelte Reduzierung der Leistung, die Sie von der herkömmlichen Prozessskalierung erwarten würden, zusammen mit einer verbesserten Leistung für einzelne Thread-Anweisungen pro Takt und Vektor.
Ähnliche Verbesserungen wurden auch für Grafiken vorgenommen, so Sr. Principal Engineer und Grafikarchitekt Aditya Sreenivas. Auch hier war das Ziel die Verbesserung der Leistung / Watt, wie z. B. bessere dynamische Leistung und Leckageeigenschaften, die für den Betrieb mit niedrigerer Spannung optimiert wurden. und Verbesserungen der Mikroarchitektur zur Reduzierung der dynamischen Leistung. Er bemerkte, dass dies auch bei 6 und 10 Watt funktionieren soll, was vielleicht auf neue Versionen hindeutet.
Die tatsächliche Grafikarchitektur selbst ähnelt der vorherigen Version, aber die in der Core M-Implementierung verwendete GT2-Version wurde von 20 auf 24 Ausführungseinheiten erhöht, die als drei "Teilbereiche" mit jeweils 8 EUs organisiert sind. (In einem weiteren Vortrag gab ein Intel-Ingenieur, der sich auf die Computerarchitektur konzentrierte, Beispiele für Versionen der Grafik mit 12 und 48 EUs und schlug zukünftige Versionen vor.)
Ein wichtiger Unterschied ist, dass diese Version Direct X 11.2 unterstützt, DX12-fähig ist und Open GL 4.3 und Open CL 2.0 unterstützt. Dies sollte bedeuten, dass fast alle Spiele und Anwendungen mit der Grafik hier funktionieren sollten, obwohl nicht unbedingt mit der Geschwindigkeit, die Sie auf einem diskreten Grafikchip sehen würden. Insgesamt könnten diese Änderungen jedoch in einigen Fällen zu einer Verbesserung der Grafikleistung um 40% im Vergleich zur früheren Haswell-Y-Serie führen.
Eine weitere große Änderung ist die Unterstützung von Shared Virtual Memory (SVM) unter OpenCL, sodass sowohl CPU- als auch GPU-Komponenten für die Berechnung verwendet werden können. Dies scheint im Wesentlichen dasselbe Konzept zu sein wie die von AMD und anderen vorangetriebene heterogene Systemarchitektur (Heterogene System Architecture, HSA).
Die neue Architektur hat laut Intel Fellow und Chief Media Architect Hong Jiang auch einige Verbesserungen bei den Medienfunktionen. Er sagte, dass der Chip Dinge wie Intel Quick Sync Video und Video Transcoding ermöglicht, die "2x schneller" sind als die vorherige Version, mit verbesserter Qualität. Darüber hinaus unterstützt es jetzt die VP8-Decodierung sowie AVC, VC-1, MPEG2 und MVC für Video. JPEG- und Motion JPEG-Dekodierung für Videokonferenzen und digitale Fotografie; und GPU-beschleunigte HEVC-Dekodierung und Kodierung für bis zu 4K 30fps. Diese Änderungen ermöglichen nicht nur 4K-Video, sondern auch eine um 25% längere Full HD-Videowiedergabe.
14nm Process Tech
Obwohl Intel bereits viele Informationen zur 14-nm-Prozesstechnologie herausgegeben hatte, ging Mark Bohr, Intel Senior Fellow, Logic Technology Development, durch den neuen Prozess und gab weitere Informationen weiter.
"Zumindest für Intel geht Moores Gesetz weiter", sagte er und zeigte eine Folie, die angibt, dass Intel seit Jahren eine durchschnittliche 0, 7-fache Skalierung der Transistoren jeder Generation hat und dies auch weiterhin tut. (Beachten Sie, dass Sie bei einer Skalierung in beiden Dimensionen einen neuen Transistor erhalten, der etwa 50% der Größe eines Transistors der vorherigen Generation entspricht, was Moore's Law technisch vorhersagt.)
Er sprach darüber, wie dies Intels zweite Generation von "Tri-Gate" -Transistoren nach der 22-nm-Einführung war (Intel verwendet den Begriff "Tri-Gate", um Transistoren abzudecken, bei denen der Kanal wie eine Finne über dem Substrat liegt, und die Steuerung Wickelt sich um alle drei Seiten, eine Struktur, die von den meisten Branchen als "FinFET" -Transistoren bezeichnet wird. Er stellte fest, dass der Abstand zwischen den Lamellen bei der Umstellung auf das neue Verfahren von 60 auf 42 nm abnahm. Die Höhe der Lamellen stieg von 34 auf 42 nm. (In der Abbildung oben ist das "High-k-Dielektrikum" gelb dargestellt; die Metallgate-Elektrode in Blau im High-k / Metal-Gate-Design, das Intel seit seinem 45-nm-Knoten verwendet.)
Bei der 14-nm-Generation war die kleinste kritische Abmessung die Breite einer Tri-Gate-Finne, die etwa 8 nm betrug, während andere kritische Abmessungen zwischen 10 nm und 42 nm lagen (für den Abstand zwischen der Mitte eines Finnenabstands zur Mitte) der nächsten Flossensteigung). Er bemerkte, dass Transistoren häufig mit mehreren Rippen hergestellt werden und eine Verringerung der Anzahl von Rippen pro Transistor zu einer verbesserten Dichte und einer geringeren Kapazität führt.
In dieser Generation, sagte er, verringerte sich der Rippenabstand um das 0, 7-fache (von 60 auf 42 nm), der Gate-Abstand um das 0, 87-fache (von 90 auf 70 nm) und der Zwischenverbindungsabstand um das 0, 65-fache (von 80 auf 52 nm) Gesamtdurchschnitt um den historischen 0, 7-fachen Durchschnitt. Eine andere Sichtweise, sagte er, war das Multiplizieren von Gate-Tonhöhe und Metal-Tonhöhe, und dort sagte er, dass Intel für die Skalierung des Logikbereichs bei 0, 53 lag, was er für besser als normal hielt. (Abgesehen davon war ich auch daran interessiert, dass Bohrs Dias den Core-M-Prozessor mit 1, 9 Milliarden Transistoren in seiner Chipgröße von 82 mm2 zeigten, verglichen mit den 1, 3 Milliarden, die das offizielle Diagramm aufweist. Intel PR räumte den Fehler ein und sagte, dass dies 1, 3 Milliarden sind die richtige Zahl.)
Bei der Betrachtung der Kosten pro Transistor stimmte Bohr zu, dass die Kosten pro hergestelltem Siliziumwafer aufgrund zusätzlicher Maskierungsschritte steigen - wobei einige Schichten jetzt eine Doppel- und sogar Dreifachstrukturierung erfordern. Da der 14-nm-Knoten jedoch eine bessere Skalierung als die normale Fläche erreicht, bleiben die normalen Kosten pro Transistorreduzierung erhalten.
In der Tat zeigte er Charts, die darauf hinweisen, dass Intel davon ausgeht, dass sich solche Reduzierungen in Zukunft fortsetzen werden. Und er fuhr fort zu argumentieren, dass die Änderungen auch zu einer geringeren Leckage und einer höheren Leistung und damit zu einer verbesserten Leistung pro Watt führen, von der er sagte, dass sie sich mit dem 1, 6-fachen pro Generation verbessert.
Er stellte fest, dass Intel beim Wechsel vom Haswell-Y zum Core M einen Chip gehabt hätte, der 0, 51-mal so groß gewesen wäre wie der frühere Chip, wenn er funktionsneutral gewesen wäre. Mit den zusätzlichen Merkmalen, die er entwickelte, erreichte Core M eine Chipflächenskalierung von 0, 63x.
Bohr sagte, dass 14nm jetzt in Oregon und Arizona in Serie produziert werden und Anfang nächsten Jahres in Irland anlaufen würden. Er sagte auch, dass Intel früher über zwei Versionen von Transistoren verfügte - Hochspannungs- und Ultra-Low-Leakage-Transistoren -, jetzt aber über ein Spektrum von Leistungsmerkmalen von Hochleistung bis hin zu viel niedrigerem Leistungsumfang mit verschiedenen Transistoren, Verbindungsstapeln usw.
Vieles davon scheint Teil von Intels Vorstoß in den Gießereibereich zu sein, in dem Chips für andere Unternehmen hergestellt werden. In der Tat stellte Sunit Rikhi, der General Manager des Gießereigeschäfts, Bohr vor und hielt später einen eigenen Vortrag, in dem er alle Optionen zeigte, die Intel bietet. (Obwohl Intel über fortschrittliche Technologie verfügt, verfügt es nicht über die Erfahrung bei der Herstellung von Low-Power-Chips, die Konkurrenten wie TSMC und Samsung haben. Daher unterstreicht es seinen Vorsprung bei der Herstellung von 14-nm-Chips.)
Als nächstes folgen 10 Seemeilen mit Bohrs Worten, dass er sich jetzt in der "vollen Entwicklungsphase" befinde und dass sein "Tagesjob" am 7-Seemeilen-Prozess arbeite.
Er sagte, dass er sehr an EUV (Extreme Ultraviolet Lithography) interessiert sei, da es ein Potenzial für eine verbesserte Skalierung und Vereinfachung des Prozessflusses habe, sagte aber, dass es in Bezug auf Zuverlässigkeit und Herstellbarkeit einfach nicht bereit sei. Er sagte, dass weder die 14-nm- noch die 10-nm-Knoten diese Technologie verwenden, obwohl er dies gerne getan hätte. Er sagte, dass Intel für 7nm "nicht darauf wetten" würde und Chips an diesem Knoten ohne es herstellen könnte, obwohl er sagte, dass es mit EUV besser und einfacher sein würde.
Bohr sagte, eine Umstellung auf 450-mm-Wafer von dem 300-mm-Standard, den die gesamte Industrie derzeit verwendet, würde dazu beitragen, die Kosten pro Transistor zu senken. Die Entwicklung eines kompletten Werkzeugsatzes und einer völlig neuen Fabrik sei jedoch sehr teuer und hänge davon ab, dass mehrere große Unternehmen zusammenarbeiten, um all dies zu verwirklichen. Er sagte, die Branche habe sich nicht ganz auf den richtigen Zeitpunkt geeinigt, und es sind noch einige Jahre bis dahin.
Insgesamt habe er das Ende der Skalierung noch nicht gesehen und festgestellt, dass Intel-Forscher verschiedene Lösungen in Bezug auf Transistoren, Strukturierung, Verbindung und Speicher untersucht hätten. Er sagte, es gäbe in letzter Zeit eine Reihe interessanter Fachartikel zu Themen wie III-V-Bauelementen (unter Verwendung verschiedener Halbleitermaterialien) und T-FETs (Tunnel-Feldeffekttransistoren), und es käme "immer etwas Interessantes".
