Ivytown, Steamroller, 14 und 16nm-Prozess markieren isscc

Während Chiphersteller in der Regel keine neuen Chips auf der jährlichen International Solid State Circuits Conference (ISSCC) vorstellen, geben sie häufig detailliertere Informationen zur Funktionsweise der bereits angekündigten Produkte. Hier sind einige Dinge, die ich bei der dieswöchigen Show interessant fand.

Intel Ivytown Server Architektur

Intel diskutierte die neueste Version seiner Xeon E7-Prozessorfamilie, einen Chip mit bis zu 15 Kernen und 30 Threads, der als Ivytown bekannt ist. Es basiert auf der Ivy Bridge EP-Architektur des Xeon E5 2600 V2. Der Prozessor basiert auf der 22-nm-Prozesstechnologie von Intel mit Tri-Gate-Transistoren (die Rippen sind 34 nm hoch und 8 nm breit) und wird den aktuellen Westmere EX-basierten Xeon E7 ersetzen. Im Vergleich dazu verfügt das aktuelle Xeon E7, das auf einem planaren 32-nm-HKMG-Prozessor hergestellt wird, über 10 Kerne und 20 Threads sowie 30 MB L3-Cache im Vergleich zu 37, 5 MB in der Ivytown-Version.

Eine der interessantesten Eigenschaften dieser neuen Prozessorfamilie ist ihre modulare Architektur. Der Grundriss besteht aus drei Spalten mit fünf Kernen, die jeweils einen eigenen Teil des L3-Cache, einen eingebetteten Ringbus und dedizierte E / A am oberen und unteren Rand der Spalten aufweisen (QPI-Verbindungen am oberen Rand und Speichercontroller am unteren Rand). Intel plant, eine 10-Core-Version zu erstellen, indem die rechte Spalte entfernt wird. und um eine 6-Core-Version durch weiteres Entfernen von zwei Zeilen zu erstellen.

Die 15-Kern-Version verfügt über 4, 31 Milliarden Transistoren - was laut Intel für jeden Mikroprozessor am besten geeignet ist - und misst 541 Quadratmillimeter. Die 10-Kern-Version hat 2, 89 Milliarden Transistoren und misst 341 Quadratmillimeter. Die 6-Kern-Variante hat 1, 86 Milliarden Transistoren und misst 257 Quadratmillimeter. Die Betriebsfrequenzen reichen von 1, 4 GHz bis 3, 8 GHz mit TDPs von 40 W bis 150 W.

Der andere interessante Aspekt von Ivytown ist seine Speicherpufferarchitektur. Der gleiche Chip unterstützt Standard-Vierkanal-DDR3-Speicher mit einer Geschwindigkeit von bis zu 1867MT / s und eine neue VMSE-Schnittstelle (Voltage-Mode Single-Ended) mit vier Kanälen für einen Speichererweiterungspuffer mit einer Geschwindigkeit von 2667 MT / s. Insgesamt können bis zu 12 TB Speicher in einem Server mit 8 Sockets unterstützt werden - das Dreifache der Speicherkapazität von Westmere EX. Die 15-Core-Version wird in zwei verschiedenen Paketen erhältlich sein: eines, das mit der vorhandenen Romley-Plattform (Socket-R) für einfache Upgrades kompatibel ist, und eines, das eine neue Plattform mit Speicherpuffern ermöglicht.

Weitere Haswell-Details

Intel gab auch eine Reihe von Details zur Haswell-Architektur bekannt, die in der aktuellen Core-Familie verwendet wird. Hierfür werden auch 22-nm-Tri-Gate-Transistoren verwendet. Laut Intel integriert Haswell mehrere neue Technologien, darunter einen vollständig integrierten Spannungsregler oder FIVR (Konsolidierung der Plattform von fünf Spannungsreglern auf einen), einen eingebetteten DRAM-Cache für eine bessere Grafikleistung, Zustände mit geringerem Stromverbrauch, optimierte E / A- und AVX2-Befehle sowie einen integrierten Spannungsregler breitere SIMD-Ganzzahl-Einheit.

Es gibt drei grundlegende Varianten von Haswell: Erstens gibt es einen Quad-Core, der mit einem separaten PCH (Platform Controller Hub) mit schnellerer Grafik (zwei bis vier Kerne) kommuniziert. Zweitens gibt es eine Ultrabook-Plattform, die einen Dual-Core-Haswell mit dem PCH in einem einzigen Multi-Chip-Paket kombiniert. Der Prozessor unterstützt niedrigere Energiezustände, der PCH ist für niedrigere Energie modifiziert, und die beiden kommunizieren über einen Niedrigenergiebus, wodurch die Standby-Energie um 95 Prozent reduziert wird. Schließlich gibt es eine Version mit Iris Pro-Grafik und 128 MB eDRAM-Cache im selben Paket. Die Multi-Chip-Pakete verwenden ein On-Package-IO, das bei geringem Stromverbrauch eine hohe Bandbreite zwischen der CPU und dem PCH und dem eDRAM bereitstellt.

Je nach Anzahl der CPU-Kerne und der Grafik (GT2 oder GT3) verfügt Haswell über 960 Millionen bis 1, 7 Milliarden Transistoren und der Chip misst 130 bis 260 Quadratmillimeter. Es ist für den Betrieb bei 0, 7 bis 1, 1 Volt mit einem weiten Frequenzbereich von 1, 1 bis 3, 8 GHz ausgelegt.

Der 128-GB-eDRAM-Chip misst 77 Quadratmillimeter und bietet eine Spitzenbandbreite von 102 GBit / s. Intel gab an, dass der zusätzliche Cache im Vergleich zum gleichen System ohne eDRAM Leistungssteigerungen von bis zu 75 Prozent bietet, obwohl die Gesamtleistung um 30 bis 40 Prozent gesteigert wird.

AMDs Dampfwalze treibt Kaveri an

AMD tendiert dazu, mehr Grafik auf die so genannten Accelerated Processing Units (APUs oder Prozessoren, die CPUs und Grafikkomponenten kombinieren) zu bringen, und konzentriert sich dabei auf den neuen CPU-Kern namens Steamroller, der in der neuen Kaveri-Prozessorserie des Unternehmens verwendet wird. Der Steamroller-Kern, der in einem 28-nm-Massen-CMOS-Prozess hergestellt wurde, verfügt über 236 Millionen Transistoren auf einer Fläche von 29, 47 Quadratmillimetern. Dies umfasst zwei Ganzzahlkerne, zwei Befehlsdecodiereinheiten und mehrere gemeinsam genutzte Elemente, einschließlich des Befehlsabrufs, der Gleitkommaeinheit und 2 MB L2-Cache. AMD verwendet normalerweise eines dieser Steamroller-Module in seinen "Dual-Core" -Chips (entsprechend den 2 Integer-Kernen). und zwei in seinen "Quad-Core" -Chips.

Verglichen mit dem früheren Piledriver-Kern, der mit einem 32-nm-SOI-Prozess hergestellt wurde, fügt Steamroller eine zweite Befehlsdecodiereinheit, einen größeren gemeinsam genutzten 96-KB-Befehls-Cache und andere Verbesserungen hinzu. AMD gab an, dass dies zu bis zu 14, 5 Prozent mehr Befehlen pro Zyklus führte, was einer 9-prozentigen Leistungssteigerung bei Single-Threaded-Anwendungen und einer 18-prozentigen Leistungssteigerung bei Dual-Threaded-Anwendungen entspricht. Es kann auch mit 500 MHz höherer Frequenz bei gleicher Leistung betrieben werden oder mit einer Leistungsreduzierung von 38 Prozent ungefähr die gleiche Leistung liefern. Der Steamroller-Kern ist für einen Bereich von 0, 7 bis 1, 45 Volt ausgelegt.

Mobile Prozessoren von MediaTek, Renesas und Qualcomm

Eine Reihe von Unternehmen präsentierte ihre ARM-basierten Prozessoren.

MediaTek sprach über seinen 28-nm-HMP (Heterogenous Multi-Core Processor) mit Quad-Core-CPU und Dual-GPU. Der MediaTek-Chip verfügt über zwei Cortex A15-Kerne mit 1, 8 GHz und zwei Cortex A7-Kerne mit 1, 4 GHz in Kombination mit einer Imagination G6200 400-MHz-Dual-Core-GPU. Es verfügt außerdem über einen Full-HD-Hardware-Videocodec und einen 13-Megapixel-Bildsensorprozessor.

MediaTek sprach auch über die PTP-Technologie (Performance, Thermal und Power), die den Chip überwacht und die Stromversorgung steuert. In diesem Fall, so das Unternehmen, ermöglicht PTP entweder eine Steigerung der Taktrate um 23 Prozent oder eine Energieeinsparung von bis zu 41 Prozent.

Dieser Chip verwendet die echte HMP-Verarbeitung von ARM, was bedeutet, dass je nach Arbeitslast eine beliebige Kombination aus großen und kleinen Kernen von eins bis vier ausgeführt werden kann. Laut MediaTek kann der Chip durch die Verwendung von echtem HMP eine um 33-51 Prozent bessere Leistung bei hohen Arbeitslasten oder eine 2-5-fache Energieeffizienz bei geringen Arbeitslasten erzielen, während das adaptive Wärmemanagement eine weitere Leistungssteigerung von 10 Prozent liefert.

Renesas präsentierte einen "vorgeschlagenen" 28-nm-HPM-Achtkern-Heterogenprozessor für mobile Geräte und Auto-Infotainmentsysteme. Der Chip verwendet vier 2-GHz-Cortex-A15-Kerne und vier 1-GHz-Cortex-A7-Kerne. Es ist in der Lage, alle 8 Kerne gleichzeitig zu betreiben, um die höchste Leistung zu erzielen, nutzt jedoch auch die heterogene Architektur und die Energieverwaltungstechniken, um die Leistung für bestimmte Workloads oder Energiebereiche zu optimieren.

Qualcomm beschrieb seinen digitalen Signalprozessor Hexagon, der in seinen mobilen SoCs für eine Vielzahl von Multimedia- und Modemanwendungen eingesetzt wird. Die aktuelle Version wird im 28-mm-HKMG-Massen-CMOS-Verfahren hergestellt. Diese Konstruktion zielt auf hohe Befehle pro Takt ab, im Gegensatz zu hohen Betriebsfrequenzen.

Auf der ARM-Serverseite sprach Applied Micro über den 64-Bit-ARMv8-Prozessor der ersten Generation des Unternehmens, der kürzlich auf dem Open Compute-Gipfel vorgestellt wurde. Dies basiert auf einem "Potenza" -Prozessormodul (PMD), das zwei Kerne umfasst, die sich 256 KB L2-Cache teilen. Potenza wird in 40-nm-CMOS hergestellt, und jede PMD enthält 84 Millionen Transistoren und benötigt eine Chipfläche von 14, 8 Quadratmillimetern. Es kann mit bis zu 3 GHz bei 0, 9 Volt betrieben werden, unter typischen Arbeitsauslastungen jedoch im Durchschnitt 4, 5 W. Die X-Gene 3-Serverplattform umfasst vier PMDs (acht Kerne), gemeinsam genutzte 8 MB L3-Cache und vier DRAM-Speicherkanäle um einen zentralen Switch. Es integriert auch 10 GB Ethernet, SATA 2/3, PCIe Gen. 3 und USB 3.0.

Die nächste Generation von Chip Process Tech

Es gab auch einige Präsentationen zur nächsten Generation der Chip-Prozesstechnologie, da fast alle großen Chiphersteller vorhaben, auf die 3D- oder FinFET-Produktion am 14- oder 16-nm-Knoten umzusteigen (nach Intel, das bereits 22-nm-Chips ausliefert) mit einer solchen Technologie).

Samsung sprach über seinen bevorstehenden 14-nm-FinFET-Prozess und zeigte ein 128-Mb-6T-SRAM-Array und einen Testchip. Laut Samsung sind FinFETs eine gute Lösung für mobile SoCs mit geringem Stromverbrauch, da sie eine gute Skalierung, einen hohen Einschaltstrom und geringe Leckströme bieten und eine gute Kurzkanalsteuerung bieten.

Dies stellt auch SRAMs vor einige Herausforderungen, da die Versorgungsspannung von SRAM nicht skaliert wurde. SRAM nimmt jetzt 20 bis 30 Prozent der Chipfläche eines SoC ein, verbraucht jedoch etwa 40 bis 50 Prozent der Leistung. Um diese Probleme anzugehen, schlug Samsung einige neue Techniken vor, um SRAMs mit FinFET-Transistoren bei niedrigerer Versorgungsspannung zu betreiben.

TSMC ging auf ähnliche Probleme ein und zeigte seinen 16-nm-128-MB-SRAM-Chip. Laut TSMC sind FinFETs eine gängige Technologie für die Produktion über 20 nm hinaus geworden. Die Größe der Kanalbreite und -länge mit FinFETs ist jedoch eine Herausforderung für die Skalierung herkömmlicher 6T-SRAMs und der Versorgungsspannung. TSMC schlug zwei Schreibhilfetechniken vor, um diese Probleme zu lösen.

Dies sind ziemlich technische Probleme, aber die Lösung der Probleme ist entscheidend, wenn wir in Zukunft dichtere, energieeffizientere Chips erhalten wollen.