Chips jenseits von 14nm herstellen

Eines der großen Dinge auf der dieswöchigen International Solid States Circuits Conference (ISSCC) war die Diskussion darüber, wie die Industrie Prozessoren mit einer Geschwindigkeit von 10 nm und darunter herstellen wird und ob dies kosteneffektiv sein wird.

Mark Bohr, Senior Fellow von Intel, hielt einen hochrangigen Vortrag auf einem Podium, in dem er Intels Überzeugung wiederholte, dass das Mooresche Gesetz - das Konzept, dass sich die Chipdichte in jeder nachfolgenden Generation verdoppeln kann - fortgesetzt wird. Wie Intel bereits sagte, glaubt Bohr, dass es Chips mit einer Geschwindigkeit von 10 nm und sogar 7 nm unter Verwendung vorhandener Lithografiewerkzeuge herstellen kann, obwohl es sicherlich extrem ultraviolette Lithografiewerkzeuge (EUV) für 7 nm haben möchte.

Sein großes Anliegen war, dass die fortlaufende Skalierung immer neue Innovationen in den Prozessen und im Design erforderte (wie die Einführung von Kupferverbindungen, verspanntem Silizium, High-K / Metal-Gate und FinFET-Technologie) und dass weitere Innovationen erforderlich sein werden, um das fortzusetzen Skalierung auf 10 und 7 nm und darunter. Er gab jedoch keine neuen Informationen darüber, welche Änderungen an Prozessen, Materialien oder Strukturen Intel auf den neuen Knoten verwenden wird.

Im Gegensatz zu einigen veröffentlichten Berichten bestätigte Bohr nicht, dass Intel im Jahr 2016 10-nm-Teile ausliefern wird. (Angesichts der Tatsache, dass Intel Ende 2014 die ersten 14-nm-Chips auslieferte, würde die Auslieferung von 10-nm im nächsten Jahr der typischen zweijährigen Prozessrate entsprechen Als ich Intel-CEO Brian Krzanich fragte, ob die zweijährige Trittfrequenz anhalten werde, sagte er, dass Intel dies für möglich hielt.) Intels 14-nm-Prozess lief langsamer als erwartet an, und Bohr sagte, dass seine 10-nm-Pilotlinie eine 50-prozentige Verbesserung von aufweist Der Durchsatz im Vergleich zu dem Zeitpunkt, an dem 14nm den gleichen Fortschritt verzeichnete, möchte das Unternehmen keine feste Verpflichtung eingehen.

Bohr war sich darüber im Klaren, dass er nicht nur eine Fortsetzung der Chip-Skalierung erwartet, sondern auch, dass die Kosten für die Herstellung jedes Wafers weiter steigen werden. Die zunehmende Dichte der Transistoren wird jedoch ausreichen, so dass die Herstellungskosten von Intel pro Transistor weiter sinken werden Es lohnt sich, mit der Skalierung fortzufahren. Er hat das schon einmal gesagt, aber es steht im Gegensatz zu einigen anderen Unternehmen, die skeptischer waren.

Er wies darauf hin, dass die Geschichte des Chipdesigns eine immer stärkere Integration umfasst, wobei moderne System-on-Chip-Designs (SoC) nun beispielsweise unterschiedliche Leistungsniveaus, analoge Komponenten und Hochspannungseingabesysteme integrieren. Die Zukunft bietet sich für 2, 5-D-Chips (bei denen separate Chips über einen internen Bus auf dem Gehäuse verbunden sind) oder sogar für 3D-Chips (bei denen Durchkontaktierungen oder TSVs mehrere Chip-Dies verbinden) an. Er sagte, solche Systeme seien für das System gut Integration, aber arm für niedrige Kosten.

Bohr sagte, dass 3D-Chips mit TSVs für Hochleistungs-CPUs nicht wirklich funktionieren, weil Sie nicht genügend TSV-Dichte erhalten oder sich nicht mit den thermischen Problemen befassen können, und dass dies selbst auf mobilen SoCs, wo dies technisch machbarer ist, nicht der Fall ist wurde bisher wirklich verwendet, weil es zu viel kostet.

Andere Anbieter hatten andere Perspektiven, als Sie vielleicht erwarten würden.

Kinam Kim, Präsident von Samsung Electronics, wies darauf hin, dass die Dichte - die Anzahl der Transistoren pro Chipfläche - weiter zugenommen hat.

Er wies aber auch darauf hin, dass wir uns einer theoretischen Grenze von 1, 5 nm nähern und dass es mit EUV in Kombination mit Vierfachmusterdruck theoretisch möglich ist, 3, 25 nm zu erreichen. Er rechnete jedoch damit, dass die Branche neue Werkzeuge, Strukturen und Materialien benötigt, um dorthin zu gelangen.

Zum Beispiel schlug er vor, dass Samsung seine Logikproduktion von FinFETs (die Intel vor einigen Jahren produzierte und Samsung gerade erst auslieferte) auf Gate-Allround- und Nanodraht-Kontakte um 7 nm verlagern könnte, gefolgt von Tunnel-FETs. Zu diesem Zeitpunkt erwägt das Unternehmen auch neue Materialien. Er stellte fest, dass die DRAM- und NAND-Technologie bereits viele neue Funktionen enthält, einschließlich der 3D-Fertigung.

Während die führende Gießerei TSMC keine spezielle Technologiepräsentation hielt, arbeitet sie auch an neuen Materialien und Strukturen, um die Entwicklung ihrer 16-nm-Fertigung in diesem Jahr und die zukünftigen Knotenpunkte vorzubereiten.

Ich war besonders an einer etwas anderen Sicht der Branche interessiert, die Sehat Sutardja, CEO der Marvell Technology Group, vorstellte.

Er beschwerte sich darüber, dass die Kosten für die Erstellung einer "Maske" (der Vorlage für die Erstellung eines Chips) sich mit jeder Generation mehr als verdoppelten und dass sie bei den derzeitigen Raten bis 2018 bis zu 10 Millionen US-Dollar betragen könnten F & E, sagte er, mache ein SoC auf der aktuellen FinFET-Technologie nur Sinn, wenn das Gesamtvolumen der Lebensdauer des Chips sehr groß sein wird - 25 Millionen Einheiten oder mehr. Der Markt ist jedoch so fragmentiert, dass es für die meisten Unternehmen schwierig ist, ein ausreichendes Volumen zu haben.

Sutardja sagte, dass aktuelle mobile SoCs "zu viel Integration für unser eigenes Wohl" haben, und stellte fest, wie viele der Funktionen in einem mobilen Chip integriert sind (wie die Southbridge für E / A-Verbindungen, Konnektivitätsoptionen für Wi-Fi und Bluetooth, und das Modem) sind noch nicht in Desktop- und Laptop-Prozessoren integriert.

Stattdessen schlug er vor, die Branche auf das, was er als MoChi (für Modular Chip) bezeichnete, zu verlagern, was ein Lego-ähnliches Konzept zum Zusammenfügen einzelner Komponenten zu einem "virtuellen SoC" beinhalten soll. Dies werde eine Trennung von Rechen- und Nicht-Rechenkomponenten ermöglichen, wobei die CPU- und GPU-Funktionen auf den fortschrittlichsten Knoten und andere Funktionen auf anderen, kostengünstigeren Knoten ausgeführt würden. Diese Komponenten werden über eine Verbindung verbunden, die eine Erweiterung des AXI-Busses darstellt. Dies ist eine interessante Idee, insbesondere für kleinere Anbieter, obwohl wahrscheinlich viele Unternehmen einsteigen müssen, um dies zu einem tragfähigen Standard zu machen.

Es war noch nie so einfach, an neuere und bessere Chips zu kommen, aber es scheint schwieriger als bisher und sicherlich teurer zu sein. Das Ergebnis könnte weniger Konkurrenten und eine längere Zeit zwischen den Knoten sein, aber es scheint immer noch, dass die Chipskalierung fortgesetzt wird.