Neue Chip-Fortschritte versprechen längere Akkulaufzeiten

Einige Chip-Making-Ankündigungen heute kündigen wichtige Änderungen in der Art und Weise an, wie Prozessoren in Zukunft hergestellt werden.

Zunächst gaben Taiwan Semiconductor Manufacturing Corp. (TSMC) und ARM bekannt, dass TSMC den ARM-Prozessor der nächsten Generation für seinen 16-nm-FinFET-Prozess auf Band gebracht hat. Zweitens hat Globalfoundries das Stapeln von 3D-Chips unter Verwendung eines als Through-Silicon Vias (TSVs) bekannten Prozesses demonstriert. Die Ankündigung von TSMC zeigt, dass die Gießerei auf dem richtigen Weg ist, um FinFETs zum Laufen zu bringen, und dass die 64-Bit-Kerne von ARM weiterentwickelt werden, während die Ankündigung von Globalfoundries darauf hinweist, dass Verbindungen zwischen Chips beschleunigt werden können, was eine schnellere Leistung ermöglicht.

Die meisten Beobachter glauben, dass der FinFET-Prozess, bei dem im Gegensatz zum herkömmlichen planaren Transistor ein vertikaler oder 3D-Kanal verwendet wird, um mehr Transistoren auf einen Chip zu packen, während Leistung und Leistung weiterhin skaliert werden, wichtig für die Kontrolle des Transistorlecks ist. Dadurch werden stromsparendere Prozessoren hergestellt. Das ist wichtig, denn ich denke, wir alle möchten, dass unsere Telefone und Tablets weniger Energie verbrauchen und eine bessere Akkulaufzeit haben.

Intel hat als erstes Unternehmen die FinFET-Technologie unter Verwendung der Tri-Gate-Technologie in Serie hergestellt und verwendet diese derzeit zur Herstellung seiner 22-nm-Ivy-Bridge-Chips. Die Common Platform Group, die sich aus IBM, Globalfoundries und Samsung zusammensetzt, hat kürzlich mitgeteilt, dass die Herstellung von FinFETs in ihrem 14-nm-Prozess im Jahr 2014 auf dem richtigen Weg ist und die Produktion in großem Maßstab voraussichtlich im Jahr 2015 erfolgen wird.

Bei einer kürzlich durchgeführten Veranstaltung gab Globalfoundries bekannt, dass es eine Simulation eines ARM Cortex-A9-Kerns mit zwei Kernen gibt, während Samsung ein Tape-Out des ARM Cortex-A7 erstellt hat, das in beiden Fällen die 14-nm-FinFET-Technologien verwendet.

TSMC, der weltweit größte unabhängige Hersteller von Halbleitern, hatte zuvor angekündigt, dass auch FinFETs hergestellt werden sollen, wie es im 16-nm-Prozess heißt. (Wie bei der Common Platform Group scheint dies eine Änderung der Front-End-Transistoren zu bedeuten, hält jedoch den Back-End-Prozess auf 20 nm.) TSMC stellt eine große Auswahl der Prozessoren her, die in den heutigen Produkten verwendet werden, einschließlich modernster Prozessoren von Qualcomm, Nvidia, Broadcom und vielen anderen. Die heutige Ankündigung besagt, dass TSMC und ARM zusammengearbeitet haben, um den Cortex-A57 für den FinFET-Prozess zu optimieren, wobei Artisan Physical IP, TSMC-Speichermakros und verschiedene EDA-Technologien (Electronic Design Automation) von ARM verwendet wurden. Der Zweck des Aufbaus dieser Wafer besteht darin, den TSMC-Prozess abzustimmen und Feedback darüber zu erhalten, wie der FinFET-Prozess mit der Architektur interagiert.

Der Cortex-A57 wird der erste Prozessorkern von ARM sein, der seine ARMv8-Architektur und damit seinen ersten 64-Bit-Kern unterstützt. Die Kerne von ARM sind in einer Vielzahl von Prozessoren enthalten, darunter in fast allen Mobiltelefonen. Die Umstellung auf 64-Bit sollte einige neue Funktionen mit sich bringen. Insbesondere arbeiten einige Anbieter an 64-Bit-Serverchips, die diesen Kern verwenden, während andere ihn in zukünftigen Anwendungsprozessoren für Mobiltelefone mit einem Cortex-A53 mit geringem Stromverbrauch kombinieren werden. ARM sagt, dass die ersten Prozessoren, die die A57- und A53-Kerne verwenden, auf 28 nm erscheinen werden, und man würde erwarten, dass die Produktion danach auf 20 nm und dann auf die FinFET-Produktion umgestellt wird.

In diesem ersten 16-nm-FinFET-Tape-Out war der A57 laut ARM mit 28 nm kleiner als ein Cortex-A15, was etwa 6 mm ^{2 entspricht}, obwohl er neue Funktionen wie die 64-Bit-Funktionalität bietet. Bei diesem Tape-Out handelte es sich um eine Hochleistungsbibliothek, die größere Zellen verwendet, als sie häufig in mobilen Chips verwendet werden, und die noch nicht für den Prozess optimiert wurde, sodass der resultierende Kern möglicherweise noch kleiner ist.

Unterdessen gab Globalfoundries bekannt, dass es seine ersten voll funktionsfähigen SRAM-Wafer vorgestellt hat, die TSVs in seinem 20-nm-LPM-Prozess (Low-Power for Mobile) verwenden. TSVs ermöglichen das Stapeln von Chips in 3D, was nicht nur den physischen Platzbedarf verringert, sondern auch die Bandbreite erhöht und die Leistung verringert. Tatsächlich integrieren diese ein leitendes Material zwischen mehreren Schichten des Siliziumchips und erzeugen vertikal gestapelte Chips. Bei der Methode "Via-Middle" von Globalfoundries werden die Verbindungen oder Durchkontaktierungen in das Silizium eingefügt, nachdem die Wafer den Front-End-Teil des Prozesses abgeschlossen haben, jedoch bevor das Back-End der Linie gestartet wird. Durch die Herstellung der TSVs nach dem Front-End-of-Line-Prozess, bei dem hohe Temperaturen auftreten, kann Globalfoundries Kupfer für die Durchkontaktierungen verwenden, um eine bessere Leistung zu erzielen.

Beachten Sie, dass jede Durchkontaktierung im Vergleich zu den typischen Merkmalen eines modernen Prozessors ziemlich groß ist. Sie misst in Mikrometern im Vergleich zu den Nanometern, die für die Transistorherstellung verwendet werden. Ein typischer Anwendungsprozessor oder Grafikchip benötigt möglicherweise etwa 1000 solcher Durchkontaktierungen.

Die Demonstration wurde auf der Fab 8 von Globalfoundries in Saratoga County, New York, durchgeführt.

Dies ist wiederum wichtig, da die Branche seit langem über das Stapeln von Chips spricht. Tatsächlich hat Nvidia kürzlich angekündigt, dass sein 2015er Grafikprozessor, bekannt als "Volta", einen gestapelten DRAM enthalten wird, um die Leistung zu verbessern. Es wird allgemein erwartet, dass auch andere Gießereien TSV-Angebote haben werden.

Wie um die Bedeutung von TSVs zu demonstrieren, gaben eine Reihe von Speicherherstellern, Logikchipherstellern, Systemherstellern und Gießereien heute bekannt, dass sie sich auf einen Standard für einen "hybriden Speicherwürfel" geeinigt haben, der mehrere physikalische Chipschichten verwendet Erhöhen Sie sowohl die Dichte als auch die Bandbreite des Speichers. Ich habe dieses Produkt vor ungefähr 18 Monaten zum ersten Mal in einer Micron-Demo auf dem Intel Developer Forum gesehen, aber jetzt ist daraus eine Gruppe mit dem Namen Hybrid Memory Cube Consortium geworden, zu der alle drei großen DRAM-Hersteller gehören: Micron, Samsung und SK Hynix.

Die neue Spezifikation deckt Verbindungen mit kurzer Reichweite und "ultrakurzer Reichweite" über physische Schichten hinweg ab, insbesondere für Verbindungen mit Logik in Anwendungen wie Hochleistungsnetzwerken sowie Test und Management. Die anfängliche Spezifikation umfasst bis zu 15 Gbit / s für kurze Reichweiten und bis zu 10 Gbit / s für sehr kurze Reichweiten. Die Gruppe hat sich zum Ziel gesetzt, diese bis zum ersten Quartal 2014 auf 28 Gbit / s und 15 Gbit / s zu verbessern. (AKTUALISIERUNG: Micron gibt bekannt, dass im dritten Quartal 2013 Speicher-Schiffe mit TSV-Technologie beprobt werden. Die Serienproduktion wird für das erste Halbjahr 2013 erwartet 2014.)

Sie werden dieses Jahr keine 16-nm-Produkte sehen. Die Branche wird erst Ende des Jahres oder Anfang nächsten Jahres auf 20-nm-Produkte umsteigen. Sie werden auch nicht sofort Prozessoren sehen, die TSVs enthalten. Tatsächlich gaben weder TSMC noch Globalfoundries tatsächliche Produktionsdaten für diese Technologien an. Verschiedene Kombinationen dieser und anderer Technologien dürften jedoch Ende nächsten Jahres oder voraussichtlich im Jahr 2015 interessante Produkte hervorbringen.