Was kommt als nächstes für Serverchips?

Bei der dieswöchigen Hot Chips-Konferenz drehten sich die interessantesten Ankündigungen um High-End-Prozessoren. Diese sind für große Unix-basierte Systeme konzipiert, zeigen jedoch, wie viel Leistung die heutigen High-End-Chips liefern können. Dies sind nicht die Arten von Systemen, die die meisten von uns in ihren Unternehmensserver-Racks oder in großen skalierbaren Rechenzentren ausführen, sondern die, die geschäftskritische Anwendungen in großen Unternehmen oder möglicherweise in Hochleistungsumgebungen ausführen. Performance-Computing-Situationen.

Jedes Jahr wird Hot Chips ausführlich vorgestellt. Letztes Jahr haben wir IBM Power 7+ und zNext, Fujitsus SPARC64 X und Oracle SPARC T5 gesehen, und in diesem Jahr haben wir mehr Details über die z-Serie, Oracle SPARC M6 sowie die Nachfolger der IBM Power- und Fujitsu SPARC X-Serie erfahren.

Am faszinierendsten war IBMs Power8 mit 12 Kernen, von denen jeder bis zu acht Threads ausführen kann, mit 512 KB SRAM Level 2-Cache pro Kern (insgesamt 6 MB L2) und 96 MB gemeinsam genutztem eingebettetem DRAM als Level 3-Cache. Was das System zum Teil so ungewöhnlich macht, ist ein neuer Speicherpuffer-Chip namens Centaur, der 16 MB eingebetteten DRAM in einem L4-Cache und einen Speichercontroller enthält. Jeder Power8-Chip kann mit acht davon verbunden werden (für insgesamt 96 MB Embedded DRAM L4 außerhalb des Chips). Beachten Sie, dass jeder Centaur über vier Hochgeschwindigkeits-DDR-Ports für eine Gesamtspeicherkapazität von 1 TB pro Socket verfügt.

Power8 wird ein großer Chip mit 650 mm ^{2 sein}, der im 22-nm-SOI-Prozess von IBM hergestellt wird. (Das ist an sich schon bemerkenswert, da IBM möglicherweise das einzige Unternehmen ist, das diesen Prozess kommerzialisiert.) Im Vergleich zur vorherigen Generation von Power 7+, die mit einem 32-nm-SOI-Prozess hergestellt wurde, sollte Power8 mit 230 GBit / s mehr als die doppelte Speicherbandbreite haben. Laut IBM sollte jeder Core die 1, 6-fache Leistung von Power7 für Single-Threaded-Anwendungen und die doppelte Leistung von SMT (Symmetric Multi-Threaded) aufweisen.

IBM ist von einer proprietären Schnittstelle zur Unterstützung von PCIe Gen 3 mit einer eigenen Coherence Attach Processor Interface (CAPI) übergegangen, sodass Beschleuniger wie FPGAs (voll programmierbare Gate-Arrays, die zur Beschleunigung bestimmter Anwendungen verwendet werden) die vollständige Hardware-Cache-Kohärenz aufweisen. Und es hat angekündigt, die Kerne im Rahmen des kürzlich angekündigten Open Power Consortium zu lizenzieren.

Das Unternehmen sagte, seine traditionellen Kunden für Power Systems seien Banken, Finanzkunden und große Einzelhändler gewesen, sprach jedoch darüber, die Nutzung auf Big Data und Analytics auszudehnen. IBM hat noch keine Produktverfügbarkeit angekündigt, sagte aber in dem Vortrag, dass es "ein Labor voller Systeme" gibt.

IBM gab auch weitere Details zu seinem zEC12-Prozessor-Subsystem bekannt, das letztes Jahr als "zNext" vorgestellt wurde. Die Systemarchitektur, die für die Verwendung in Großrechnern der z-Serie konzipiert ist, umfasst bis zu sechs CP-Chips (Central Processor), die an einen Systemcontroller (SC) angeschlossen sind und alle auf einem Multi-Chip-Modul kombiniert sind, um einen Knoten für den zu erstellen System. (Jedes System kann mehrere Knoten haben.) Jeder CP verfügt über sechs 5, 5-GHz-Kerne mit jeweils eigenem L1- und L2-Cache und 48 MB gemeinsam genutztem eDRAM-L3-Cache für insgesamt 2, 75 Milliarden Transistoren auf einem Chip mit 598 mm ² 32nm SOI. Der SC verfügt über 192 MB gemeinsam genutzten L4-eDRAM sowie die Schnittstellen für die sechs CPs und verwendet 3, 3 Milliarden Transistoren auf einem 526 mm² großen Chip, der ebenfalls auf 32-nm-SOI hergestellt wird.

Der Chip sei für stark virtualisierte Umgebungen, große Einzelbild-Workloads und einen hohen Datenaustausch zwischen Prozessoren optimiert. IBM stellte fest, dass Mainframes nach wie vor das Herzstück der meisten Systeme für Geldautomaten, Kreditkarten und große Lebensmittelgeschäfte bilden.

Bei Unix-Systemen trifft Power normalerweise auf Intels Itanium, das auf der diesjährigen Messe nicht vertreten war, sowie auf SPARC-basierte Designs von Oracle (basierend auf der Sun-Akquisition) und Fujitsu.

Oracle zeigte eine Vorschau seines SPARC M6, der denselben S3-Kern wie der vorherige M5 verwendet, bei dem es sich um ein 6-Kern / 48-Thread-Design mit bis zu 32 Sockeln handelte, das jedoch auf größere Designs skaliert werden sollte. Der M6 verfügt über 12 Cores / 96-Threads mit 48 MB L3-Cache und kann mit einem Bixby-Chip, der als Bridge-Chip fungiert, auf 96 Sockets skaliert werden, um die Speicherkohärenz zwischen mehreren Sockets zu verbessern. (Für "leimloses" Skalieren können bis zu acht Sockel ohne Spezialschiff skaliert werden.) Ein aktuelles M5-32-System umfasst beispielsweise 32 M5-SPARC-Prozessoren und 12 Bixby-Chips. Der M6 mit 4, 27 Milliarden Transistoren wird ebenfalls in einem 28-nm-Standard-CMOS-Verfahren hergestellt.

Oracle gab an, dass der M6 für die Oracle-Software optimiert wurde, einschließlich der Basissoftware und des Datenbankstacks sowie für In-Memory-Datenbanken und -Anwendungen.

Fujitsu zeigte seinen SPARC64X +, seinen Nachfolger des SPARC64 X. Auch dies scheint keine große Veränderung zu sein. Wie sein Vorgänger verfügt er über 16 Kerne mit jeweils zwei Threads und 24 MB gemeinsam genutzten Level-2-Cache sowie über etwa drei Milliarden Transistoren auf einem Chip mit einer Größe von etwa 600 mm². Aber es bietet eine höhere Leistung, bis zu 3, 5 GHz, und eine viel höhere Spitzenleistung, wobei Fujitsu 448 Gigaflops und einen Speicherdurchsatz von 102 GBit / s behauptet. Es skaliert bis zu 64 Sockel und verwendet Bausteine ​​aus vier CPUs und zwei Crossbar-Chips (die es XBs nennt). Jeder Sockel kann bis zu 1 TB DRAM unterstützen. Eine große Änderung ist, dass die Verbindungen zwischen den Chips jetzt viel schneller sind.

Fujitsu hat auch sogenannte "Software-on-Chip" -Engines genannt, die zur Beschleunigung bestimmter Anwendungen wie Verschlüsselung, Bibliotheken für Dezimalzahlen und Datenbankverarbeitung entwickelt wurden.

Sowohl Fujitsu als auch Sun sprachen über die jahrelange Erfahrung bei der Entwicklung von SPARC-Chips und versprachen weitere Verbesserungen.

Alle diese Prozessoren richten sich an relativ kleine Teile des Servermarktes. Denken Sie jedoch an die zugrunde liegende Technologie: Unterstützung für 64 oder 96 Sockets mit einem Terabyte Speicher pro Socket, mit eingebettetem DRAM, schnelleren Verbindungen und besserer Kohärenz. Es ist alles ziemlich erstaunlich und unglaublich mächtig.