Entdecken Sie die Highlights der Solid-State Circuits Conference (isscc)

Wir haben in letzter Zeit viel über die Verlangsamung von Moores Gesetz gehört, und obwohl dies in einigen Fällen zuzutreffen scheint, gibt es in anderen Teilen des Halbleitergeschäfts anhaltende Fortschritte. Auf der Internationalen Festkörperschaltungskonferenz (ISSCC) in der vergangenen Woche schienen die großen Chiptrends darin zu liegen, neue Materialien, neue Techniken und neue Ideen einzusetzen, um die Transistordichte weiter zu erhöhen und die Leistungseffizienz zu verbessern. Das sind natürlich keine wirklichen Neuigkeiten. Dies spiegelte sich in Gesprächen über die Herstellung von Logikchips in neuen 7-nm-Prozessen, über die Erstellung von 512-Gbit-3D-NAND-Chips und über eine Reihe neuer Prozessoren wider.

Chipdesigner überlegen sich neue Strukturen und Materialien für Transistoren, wie in der Folie oben von TSMC gezeigt. Darüber hinaus gab es zahlreiche Diskussionen über neue Werkzeuge zur Herstellung der Transistoren, darunter Fortschritte in der Lithografie wie EUV und gerichtete Selbstorganisation sowie neue Möglichkeiten zum Zusammenfügen mehrerer Chips.

Bevor ich mich mit den Details befasse, ist es für mich immer wieder erstaunlich, wie weit die Chipindustrie fortgeschritten ist und wie allgegenwärtig Chips in unserem täglichen Leben geworden sind. Ahmad Bahai, CTO von Texas Instruments, stellte in seiner Präsentation fest, dass die Branche im Jahr 2015 durchschnittlich 109 Chips für jede Person auf dem Planeten verkauft hat. In seinem Vortrag ging es darum, wie die Industrie statt der von einer einzigen Anwendung dominierten Märkte - erst PCs, dann Handys - sich jetzt mehr darauf konzentrieren muss, "alles intelligenter zu machen", da verschiedene Arten von Chips in eine Vielzahl von Anwendungen Eingang finden.

Die Branche steht jedoch vor großen Herausforderungen. Die Anzahl der Unternehmen, die es sich leisten können, hochmoderne Anlagen für die Logikfertigung zu bauen, ist mit einem neuen Verfahren von 22 am 130-nm-Knoten auf nur noch vier Unternehmen am 16/14-nm-Knoten (Intel, Samsung, TSMC und GlobalFoundries) geschrumpft Die Entwicklung von Technologien kostet Milliarden, und neue Anlagen kosten noch mehr. In der Tat hat Intel in der vergangenen Woche angekündigt, 7 Milliarden US-Dollar für die Entwicklung von 7nm in einer Fabrikhalle auszugeben, die vor einigen Jahren in Arizona gebaut wurde.

Dennoch gab es eine Reihe von Präsentationen zu den Plänen verschiedener Unternehmen, auf 10-nm- und 7-nm-Prozesse umzusteigen.

TSMC hat seinen 10-nm-Prozess eingeführt, und der erste angekündigte Chip war der Qualcomm Snapdragon 835, der in Kürze erhältlich sein wird. TSMC ist möglicherweise am weitesten von der Kommerzialisierung eines so genannten 7-nm-Prozesses entfernt und hat bei ISSCC einen funktionalen 7-nm-SRAM-Testchip beschrieben. Dies wird das jetzt übliche FinFET-Transistorkonzept verwenden, jedoch mit einigen Schaltkreis Techniken, mit denen es bei kleineren Abmessungen zuverlässig und effizient funktioniert. Insbesondere wird TSMC die erste Version seiner 7-nm-Chips mittels Immersionslithographie herstellen, anstatt wie die meisten Wettbewerber auf EUV zu warten.

Denken Sie daran, dass die von den großen Herstellern als 7-nm-Prozess bezeichneten Unterschiede sehr unterschiedlich sind. In Bezug auf die Dichte ist es daher möglich, dass der TSMC-7-nm-Prozess dem bevorstehenden 10-nm-Prozess von Intel ähnelt.

Samsung arbeitet auch an 7nm, und das Unternehmen hat deutlich gemacht, dass es plant, auf EUV zu warten. Samsung sprach auf der Messe über die Vorteile der EUV-Lithographie und die Fortschritte bei der Nutzung der Technologie.

3D NAND

Einige der interessanteren Ankündigungen befassten sich mit 512 GB 3D-NAND-Flash und zeigten, wie schnell die NAND-Flash-Dichte zunimmt.

Western Digital (der SanDisk erworben hat) sprach über ein 512-Gbit-3D-NAND-Flash-Gerät, das vor der Show angekündigt wurde, und erklärte, wie dieses Gerät die Dichte solcher Chips weiterhin erhöht.

Dieser spezielle Chip verwendet 64 Schichten von Speicherzellen und drei Bits pro Zelle, um 512 GB auf einem Chip zu erreichen, der 132 Quadratmillimeter misst. Es ist nicht ganz so dicht wie das 3D-NAND-Design von Micron / Intel, bei dem eine andere Architektur für die Peripherieschaltung unter dem Array (CuA) verwendet wird, um 768 Gb auf einem 179-Quadratmillimeter-Chip zu erreichen, aber es ist ein schöner Schritt nach vorn. WD und Toshiba gaben an, die Zuverlässigkeit zu verbessern, die Lesezeiten um 20 Prozent zu verkürzen und Schreibgeschwindigkeiten von 55 Megabyte pro Sekunde (MBit / s) zu erreichen. Dies ist in der Pilotproduktion und wird voraussichtlich in der zweiten Jahreshälfte 2017 in Serie sein.

Nicht zu übertreffen, zeigte Samsung ein Jahr nach der Vorstellung eines 48-lagigen 256-Gbit-Geräts seinen neuen 64-lagigen 512-Gbit-3D-NAND-Chip. Das Unternehmen legte großen Wert darauf, zu demonstrieren, dass die Flächendichte von 2D-NAND-Flashs von 2011 bis 2016 um 26 Prozent pro Jahr zugenommen hat, die Flächendichte von 3D-NAND-Flashs jedoch seit Einführung vor drei Jahren um 50 Prozent pro Jahr gesteigert werden konnte vor.

Der 512-Gbit-Chip von Samsung, der ebenfalls die Drei-Bit-pro-Zelle-Technologie verwendet, hat eine Chipgröße von 128, 5 Quadratmillimetern und ist damit etwas dichter als das WD / Toshiba-Design, wenn auch nicht ganz so gut wie das Micron / Intel-Design. Samsung hat einen Großteil seines Vortrags damit verbracht, zu beschreiben, wie die Verwendung dünnerer Schichten Herausforderungen mit sich brachte und wie neue Techniken entwickelt wurden, um die mit diesen dünneren Schichten verbundenen Herausforderungen hinsichtlich Zuverlässigkeit und Leistung zu bewältigen. Die besagte Lesezeit beträgt 60 Mikrosekunden (149 MBit / s sequentielles Lesen) und der Schreibdurchsatz beträgt 51 MBit / s.

Es ist klar, dass alle drei großen NAND-Flash-Camps einen guten Prozess machen, und das Ergebnis sollte ein dichterer und letztendlich kostengünstigerer Speicher von allen sein.

Neue Verbindungen

Eines der Themen, die ich in letzter Zeit am interessantesten fand, ist das Konzept einer eingebetteten Multi-Die-Verbindungsbrücke (EMIB), eine Alternative zu anderen sogenannten 2.5D-Technologien, die mehrere kombinieren sterben in einem Ein-Chip-Gehäuse, das kostengünstiger ist, weil es keinen Silizium-Interposer oder Durchkontaktierungen erfordert. Auf der Messe sprach Intel darüber, als er ein 14-nm-1-GHz-FPGA beschrieb, das eine Chipgröße von 560 mm ^{2 aufweisen wird} und von sechs 20-nm-Chip-Transceivern umgeben ist, die separat hergestellt werden, möglicherweise sogar mit anderen Technologien. (Dies ist vermutlich der Stratix 10 SoC.) Interessanter wurde es jedoch später in der Woche, als Intel beschrieb, wie mit dieser Technik Xeon-Serverchips mit 7 nm und die dritte Generation mit 10 nm erstellt werden.

Prozessoren bei ISSCC

ISSCC gab eine Reihe von Ankündigungen zu neuen Prozessoren heraus, aber anstelle von Chipankündigungen lag der Fokus auf der Technologie, die dafür sorgt, dass die Chips tatsächlich so gut wie möglich funktionieren. Ich war interessiert, neue Details für eine Reihe von mit Spannung erwarteten Chips zu sehen.

Ich gehe davon aus, dass die neuen Ryzen-Chips, die die neue ZEN-Architektur von AMD verwenden, in Kürze verfügbar sein werden. AMD hat weitere technische Details zum Design des Zen-Kerns und der verschiedenen Caches geliefert.

Dies ist ein 14-nm-FinFET-Chip, der auf einem grundlegenden Design basiert und aus einem Kernkomplex mit 4 Kernen, einem 2-MB-Level-2-Cache und 8 MB 16-Wege-Assoziativ-Level-3-Cache besteht. Das Unternehmen sagt die Grundfrequenz für einen 8-Kern, 16 Fäden Die Version wird 3, 4 GHz oder höher sein und der Chip bietet eine über 40-prozentige Verbesserung der Anweisungen pro Zyklus (IPC) im Vergleich zum vorherigen AMD-Design.

Das Ergebnis ist ein neuer Kern, den AMD für sich beansprucht ist Effizienter als Intels aktuelles 14-nm-Design, aber wir müssen natürlich auf die endgültigen Chips warten, um die tatsächliche Leistung zu sehen.

Wie bereits beschrieben, ist dies zunächst in Desktop-Chips mit der Bezeichnung Summit Ridge verfügbar und wird voraussichtlich innerhalb von Wochen verfügbar sein. Eine Serverversion namens Naples soll im zweiten Quartal erscheinen, und eine APU mit integrierter Grafik, die hauptsächlich für Laptops gedacht ist, soll noch in diesem Jahr erscheinen.

IBM gab detailliertere Informationen zu den Power9-Chips, die bei Hot Chips vorgestellt wurden, die für High-End-Server entwickelt wurden und nun als "für kognitives Computing optimiert" beschrieben werden. Dies sind 14-nm-Chips, die in Versionen für Scale-Out (mit 24 Kernen, die 4 Threads gleichzeitig verarbeiten können) oder Scale-Up (mit 12 Kernen, die 8 Threads gleichzeitig verarbeiten können) erhältlich sind. Die Chips unterstützen den CAPI (Coherent Accelerator Processor) Schnittstelle) einschließlich CAPI 2.0 unter Verwendung von PCIe Gen 4-Verbindungen mit 16 Gigabit pro Sekunde (Gbit / s); und OpenCAPI 3.0, das für eine Geschwindigkeit von bis zu 25 Gbit / s ausgelegt ist. Außerdem funktioniert es mit NVLink 2.0 für Verbindungen zu Nvidias GPU-Beschleunigern.

MediaTek gab einen Überblick über das bevorstehende Helio X30, einen 2, 8-GHz-10-Kern-Mobilprozessor, der als erster im 10-nm-Verfahren (vermutlich bei TSMC) hergestellt wurde.

Dies ist interessant, weil es drei verschiedene Kernkomplexe hat: Der erste verfügt über zwei ARM Cortex-A73-Kerne mit einer Frequenz von 2, 8 GHz, die für die schnelle Bewältigung schwerer Aufgaben ausgelegt sind; Die zweite verfügt über vier 2, 5-GHz-A53-Kerne, die für die meisten typischen Aufgaben ausgelegt sind. und der dritte hat vier 2, 0-GHz-A35-Kerne, die im Leerlauf oder für sehr leichte Aufgaben verwendet werden. Laut MediaTek ist der A53-Cluster mit geringem Stromverbrauch 40 Prozent energieeffizienter als der A73-Cluster mit hohem Stromverbrauch und der A35-Cluster mit extrem geringem Stromverbrauch 44 Prozent energieeffizienter als der Cluster mit geringem Stromverbrauch.

Auf der Messe gab es viele wissenschaftliche Artikel zu Themen wie Chips, die speziell für maschinelles Lernen entwickelt wurden. Ich bin sicher, wir werden in Zukunft viel mehr Wert darauf legen, von GPUs über passiv parallele Prozessoren, die für 8-Bit-Computing ausgelegt sind, bis hin zu neuromorphen Chips und benutzerdefinierten ASICs. Es ist ein noch im Entstehen begriffenes Feld, das aber gerade eine erstaunliche Menge an Aufmerksamkeit erhält.

Die größte Herausforderung könnte darin bestehen, sich dem Quantencomputer zuzuwenden. Während wir mehr Investitionen sehen, scheint es noch weit davon entfernt zu sein, eine Mainstream-Technologie zu werden.

In der Zwischenzeit können wir uns jedoch auf viele coole neue Chips freuen.

Michael J. Miller ist Chief Information Officer bei Ziff Brothers Investments, einer privaten Investmentfirma. Miller, von 1991 bis 2005 Chefredakteur des PC-Magazins , verfasst diesen Blog für PCMag.com , um seine Gedanken zu PC-Produkten mitzuteilen . In diesem Blog wird keine Anlageberatung angeboten. Alle Pflichten sind ausgeschlossen. Miller arbeitet separat für eine private Wertpapierfirma, die jederzeit in Unternehmen investieren kann, deren Produkte in diesem Blog diskutiert werden, und es wird keine Offenlegung von Wertpapiertransaktionen vorgenommen.