Intels 10-nm-Prozess ist mehr als nur eine Chip-Skalierung

In einer Reihe von Vorträgen hat Intel gestern viel mehr Details zu seinem bevorstehenden 10-nm-Prozess zur Herstellung fortschrittlicher Prozessoren bekannt gegeben, einen neuen 22-nm-FinFET-Prozess für Geräte mit geringerem Stromverbrauch und geringeren Kosten vorgestellt, eine neue Metrik für den Vergleich von Chipknoten vorgeschlagen und allgemein die Idee, dass "Moores Gesetz lebendig und gesund ist." Was mich am meisten beeindruckt hat, war die Idee, dass Prozessoren auch weiterhin werden Dichter Die Schwierigkeit und die Kosten der neuen Prozessknoten werden eine gründliche Überarbeitung der künftigen Chipkonstruktion erforderlich machen.

Mark Bohr, Intel Senior Gefährte und Direktor für Prozessarchitektur und -integration, erläuterte Intel, wie es die Halbleiterindustrie in der Prozesstechnik anführt. Er sagte, Intel habe weiterhin einen Vorsprung von etwa drei Jahren gegenüber seinen Konkurrenten, obwohl Chipgießereien wie Samsung und TSMC derzeit sogenannte 10-nm-Prozesse einführen, bevor Intels 10-nm-Produkte gegen Ende des Jahres herauskommen. Laut Bohr hat Intel in den letzten 15 Jahren die meisten wichtigen Neuerungen der Branche eingeführt, darunter verspanntes Silizium, High-k-Metall-Gate und FinFET-Transistoren (von Intel ursprünglich Tri-Gate genannt, inzwischen jedoch wieder unter dem Industriestandardnamen bekannt)..

Bohr sagte, dass die von allen Herstellern verwendeten Knotennummern nicht mehr von Bedeutung sind und forderte stattdessen eine neue Messung basierend auf der durch die Zellenfläche geteilten Transistoranzahl, wobei NAND-Zellen 60 Prozent der Messung und des Scan-Flip-Flops ausmachen Logikzellen machen 40 Prozent aus (um genau zu sein, bezieht er sich nicht auf NAND-Flash-Speicherzellen, sondern auf NAND- oder "Negativ-UND" -Logikgatter). Dies gibt Ihnen eine Messung in Transistoren pro Quadratmillimeter und Bohr zeigte ein Diagramm, in dem die Verbesserungen von Intel auf einer solchen Skala von 3, 3 Millionen Transistoren / mm ² bei 45 nm bis 37, 5 Millionen Transistoren / mm ² bei 14 nm und über 100 Millionen Transistoren wiedergegeben sind / mm ² bei 10 nm.

In den letzten Jahren hat Intel die logische Zellenhöhe für Gate-Pitch-Zeiten als Maß verwendet, Bohr sagte jedoch, dass dies nicht mehr alle Fortschritte erfasst, die Intel macht. Er sagte, dass Maßnahme eine gute relative Methode von blieb Vergleich, gab aber keine harte Nummer.

Laut Bohr ist Intel in der Lage, trotz des längeren Zeitabstands zwischen den Knoten - Intel kann nicht mehr alle zwei Jahre neue Knoten einführen - eine bessere Skalierung zu erzielen, als dies bei der normalen Flächenskalierung der Fall ist. " Hyperskalierung Er zeigte ein Diagramm, das demonstrierte, dass Intel sowohl bei 14 als auch bei 10 nm in der Lage war, den Logikbereich auf 37 Prozent der Größe des Logikbereichs am vorherigen Knoten zu bringen.

Bohr stellte fest, dass andere Teile eines Prozessors - insbesondere der statische Direktzugriffsspeicher und die Eingangs- / Ausgangsschaltung - nicht mit der gleichen Geschwindigkeit schrumpfen wie Logiktransistoren. Zusammenfassend sagte er, die Verbesserungen in der Skalierung würden es Intel ermöglichen, einen Chip zu nehmen, der 100 mm ² bei 45 nm benötigt hätte, und einen äquivalenten Chip in nur 7, 6 mm ² bei 10 nm herzustellen, vorausgesetzt, dass sich die Merkmale nicht ändern. (Natürlich wird in der realen Welt jede nachfolgende Generation von Chip fügt weitere Funktionen hinzu.)

Stacy Smith, Executive Vice President für Fertigung, Betrieb und Vertrieb bei Intel, erklärte, dass die zusätzliche Skalierung zu den gleichen Verbesserungen gegenüber dem Vorjahr geführt habe, auch wenn es zwischen den Knoten länger dauert Trittfrequenz im Laufe der Zeit zur Verfügung gestellt.

Ruth Brain, eine Intel Gefährte und Director of Interconnect Technology and Integration sprachen über die bestehende 14-nm-Technologie des Unternehmens, die 2014 mit der Herstellung begann, und sagten, dass sie in der Dichte den 10-nm-Produkten ähnlich sei, die andere in diesem Jahr ausliefern.

Sie erklärte, wie dieser Prozess eingeführt wurde " Hyperskalierung "Zum Teil durch die Verwendung einer effizienteren Multi-Patterning-Technik, um feinere Merkmale als die etwa 80-nm-Linien zu erzeugen, die die aktuellen 193-nm-Immersionsscanner in einem Durchgang erzeugen können. Intel sagte dies durch die Verwendung einer Technologie namens" Self-Aligned Double Patterning " "(SADP) anstelle der von anderen Herstellern verwendeten Litho-Etch-Litho-Etch-Methode können genauere und konsistente Ergebnisse erzielt werden, die zu besseren Ausbeuten und einer besseren Leistung führen.

Insgesamt sagte Brain die Verwendung von Hyperskalierung Dies führt zu 1, 4-mal mehr Einheiten pro Dollar, als es die herkömmliche Skalierung erlauben würde. Dies entspricht in etwa den Einsparungen, die Intel erzielt hätte, wenn die Branche von 300 mm auf 450 mm Siliziumwafer umgestiegen wäre (ein weit verbreiteter Schalter) diskutiert, scheint aber vorerst aufgegeben worden zu sein).

Kaizad Mistry, Corporate Vice President und Co-Director für Entwicklung von Logiktechnologien, erklärte, wie Hyperskalierung Techniken werden bei 10nm verwendet und gaben weitere Details zum 10nm-Prozess des Unternehmens, den er als "eine ganze Generation voraus" gegenüber anderen 10nm-Technologien bezeichnete. Insgesamt sagte er, dass der 10-nm-Knoten entweder eine 25-prozentige Leistungssteigerung bei gleicher Leistung oder eine fast 50-prozentige Leistungsreduzierung bei gleicher Leistung im Vergleich zum 14-nm-Knoten liefert.

Mistry beschrieb Intels Prozess so, dass ein Gate-Abstand von 54 nm und eine Zellenhöhe von 272 nm sowie ein Finnenabstand von 34 nm und ein minimaler Metallabstand von 36 nm verwendet wurden. Im Wesentlichen sagte er, dass dies bedeutet, dass Sie Flossen haben, die 25 Prozent größer und 25 Prozent enger als bei 14 nm beabstandet sind. Zum Teil sei dies durch die Verwendung von "Self-Aligned Quad Patterning" erreicht worden, wobei ein für das 14-nm-Multi-Patterning entwickelter Prozess von Intel weiterentwickelt und erweitert wurde, wodurch wiederum kleinere Funktionen ermöglicht würden. (Aber ich würde bemerken, dass dies darauf hindeutet, dass die Gate-Tonhöhe nicht so schnell skaliert wie in früheren Generationen.)

Zwei neue Hyperskalierung Fortschritte haben auch geholfen, sagte er. Die erste davon ist "Kontakt vorbei" aktiv Tor, "was bedeutet, dass die Stelle, an der ein Tor ein Tor überquert Flosse einen Transistor zu erstellen, ist jetzt direkt über der Oberseite und nicht direkt darunter. Er sagte, dies gebe eine weitere Flächenskalierung von 10 Prozent über der Tonhöhenskalierung. Die zweite Technik, von der Mistry sagte, dass sie zuvor verwendet wurde, jedoch nicht mit FinFET-Transistoren, wird als "Single-Dummy-Gate" bezeichnet. In der 14-nm-Generation hätten Intels Transistoren am Rand jeder Logikzelle volle "Dummy-Gates" gehabt; Bei 10nm gibt es laut Mistry jedoch nur ein halbes Dummy-Gate an jeder Kante. Dies bietet einen weiteren Vorteil von 20 Prozent bei der effektiven Flächenskalierung.

Zusammengenommen, so Mistry, ermöglichen diese Techniken eine 2, 7-fache Verbesserung der Transistordichte und ermöglichen es dem Unternehmen, über 100 Millionen Transistoren pro Quadratmillimeter zu produzieren.

Mistry machte auch deutlich, dass es dem Unternehmen wie bei 14 nm durch die zunehmende Zeitspanne zwischen Prozessknoten möglich war, jeden Knoten jedes Jahr ein wenig zu verbessern. Mistry beschreibt allgemein Pläne für zwei zusätzliche Knoten mit 10-nm-Fertigung und verbesserter Leistung. (Ich fand es interessant - und ein wenig besorgniserregend -, dass diese Diagramme zwar zeigen, dass die 10-nm-Knoten deutlich weniger Strom benötigen als die 14-nm-Knoten, aber darauf hindeuten, dass die ersten 10-nm-Knoten nicht so viel Leistung bieten wie die neuesten 14-nm-Knoten.)

Er sagte, dass der 10nm ++ Prozess eine zusätzliche 15 Prozent bessere Leistung bei gleicher Leistung oder 30 Prozent weniger Leistung bei gleicher Leistung im Vergleich zum ursprünglichen 10nm Prozess liefern wird.

Später äußerte sich Murthy Renduchintala, Präsident des Kunden- und IoT-Geschäftsbereichs und der Systemarchitekturgruppe, deutlicher und sagte, die Kernprodukte streben bei einer "jährlichen Produktkadenz" eine Leistungsverbesserung von mehr als 15 Prozent pro Jahr an.

Bohr kehrte zurück, um einen neuen Prozess mit dem Namen 22 FFL zu beschreiben, der 22-nm-Verarbeitung unter Verwendung von leckarmen FinFETs bedeutet. Er sagte, dass dieser Prozess eine bis zu 100-fache Reduzierung der Verlustleistung im Vergleich zu herkömmlichem Planar ermöglicht Technologie, und hätte höher Dichte als jeder andere 22-nm-Prozess, zusammen mit der Möglichkeit von FinFETs mit höherer Leistung. Interessant dabei ist, dass ein Chipdesign zwei verschiedene Arten von Transistoren innerhalb eines einzelnen Chips verwenden kann. Hochleistungstransistoren für die Verarbeitung von Anwendungen und leckarme Transistoren für immer eingeschaltete Schaltkreise.

Dies könnte dazu dienen, mit anderen 22-nm-Prozessen zu konkurrieren, beispielsweise mit dem 22-nm-FDX-Prozess (Silicon-on-Insulator) von Global Foundries. Die Idee scheint zu sein, dass Sie mit 22nm die doppelte Strukturierung und die zusätzlichen Kosten vermeiden können, die engere Knoten erfordern, aber dennoch eine gute Leistung erzielen.

Renduchintala sprach darüber, wie Intel als integrierter Gerätehersteller (Integrated Device Manufacturer, IDM) - ein Unternehmen, das Prozessoren sowohl entwirft als auch herstellt - den Vorteil einer "Fusion zwischen Prozesstechnologie und Produktentwicklung" hat. Das Unternehmen könne aus mehreren Arten von IP- und Prozesstechniken wählen, einschließlich der Auswahl von Transistoren, die zu jedem Teil seines Designs passen, sagte er.

Am interessantesten fand ich seine Diskussion darüber, wie das Prozessordesign von einem traditionellen monolithischen Kern zu einem "Mix and Match" -Design überging. Die Idee heterogener Kerne ist nicht neu, aber die Idee, verschiedene Teile eines Prozessors mit verschiedenen Prozessen, die alle miteinander verbunden sind, auf Dies aufbauen zu können, könnte eine große Veränderung sein.

Dies wird durch die eingebettete Multi-Interconnect-Bridge (EMIB) ermöglicht, die Intel mit den neuesten Stratix 10-FPGAs-Technologien ausgeliefert hat und auf dem jüngsten Investorentag die Verwendung in zukünftigen Xeon-Serverprodukten erörtert hat.

Renduchintala beschrieb eine zukünftige Welt, in der ein Prozessor möglicherweise CPU- und GPU-Kerne mit den neuesten und dichtesten Prozessen herstellen kann, mit Dingen wie E / A-Komponenten und Kommunikation, die von der höheren Dichte weniger profitieren auf ein früherer Prozess und andere Dinge auf noch älteren Knoten. Alle diese Chips würden unter Verwendung dieser EMIB-Brücke verbunden, die schnellere Verbindungen als herkömmliche Mehrchip-Gehäuse ermöglicht, jedoch kostengünstiger als die Verwendung eines Silizium-Interposers ist.

Wenn all diese Dinge eintreten, könnte sich das gesamte Framework neuer Prozessoren ändern. Möglicherweise werden wir alle paar Jahre einen neuen Prozessor für einen neuen Prozess entwickeln eine Welt Das bedeutet einen viel langsameren Wechsel der Prozesstechnologie nur in Teilen des Chips. Dies eröffnet auch die Möglichkeit, dem Chip selbst viel mehr Dinge hinzuzufügen, indem mehr E / A integriert werden Komponenten, zu verschiedenen Arten von Speicher. Langfristig könnte dies auf große Veränderungen in der Funktionsweise der Chips und der von ihnen betriebenen Systeme hinweisen.

Michael J. Miller ist Chief Information Officer bei Ziff Brothers Investments, einer privaten Investmentfirma. Miller, von 1991 bis 2005 Chefredakteur des PC-Magazins , verfasst diesen Blog für PCMag.com , um seine Gedanken zu PC-Produkten mitzuteilen . In diesem Blog wird keine Anlageberatung angeboten. Alle Pflichten sind ausgeschlossen. Miller arbeitet separat für eine private Wertpapierfirma, die jederzeit in Unternehmen investieren kann, deren Produkte in diesem Blog diskutiert werden, und es wird keine Offenlegung von Wertpapiertransaktionen vorgenommen.